JPH0332055A - 抵抗体を有する半導体装置の製造方法 - Google Patents
抵抗体を有する半導体装置の製造方法Info
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- JPH0332055A JPH0332055A JP16775289A JP16775289A JPH0332055A JP H0332055 A JPH0332055 A JP H0332055A JP 16775289 A JP16775289 A JP 16775289A JP 16775289 A JP16775289 A JP 16775289A JP H0332055 A JPH0332055 A JP H0332055A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 238000002844 melting Methods 0.000 claims abstract description 20
- 230000008018 melting Effects 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 10
- 150000002739 metals Chemical class 0.000 abstract 1
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910020323 ClF3 Inorganic materials 0.000 description 1
- 101100441092 Danio rerio crlf3 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- JOHWNGGYGAVMGU-UHFFFAOYSA-N trifluorochlorine Chemical compound FCl(F)F JOHWNGGYGAVMGU-UHFFFAOYSA-N 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換回路、Ａ／Ｄ変換回路等の抵抗素子
を有する高集積、高速ＭＯ３半導体装置の製造方法に関
する。
を有する高集積、高速ＭＯ３半導体装置の製造方法に関
する。
高融点金属シリサイドと多結晶シリコンの２層構造から
なるポリサイドゲートを有するＭＯ３半導体装置におい
て、抵抗素子をポリサイド′構造の上層の高融点金属シ
リサイドを除去し、下層の所望の不純物濃度を持つ多結
晶シリコンにより構成する。
なるポリサイドゲートを有するＭＯ３半導体装置におい
て、抵抗素子をポリサイド′構造の上層の高融点金属シ
リサイドを除去し、下層の所望の不純物濃度を持つ多結
晶シリコンにより構成する。
第３図に従来のポリサイド構造を有する半導体装置を示
す、上層に高融点金属シリサイド４、下層が多結晶シリ
コン３からなるポリサイドは、シート抵抗が３Ω１０〜
５Ω１口と非常に低く、多結晶シリコンゲートに比べ１
／３〜１１５のシート抵抗であることから、高速なＭＯ
３半導体装置のゲートとして、近年よく使用されている
。
す、上層に高融点金属シリサイド４、下層が多結晶シリ
コン３からなるポリサイドは、シート抵抗が３Ω１０〜
５Ω１口と非常に低く、多結晶シリコンゲートに比べ１
／３〜１１５のシート抵抗であることから、高速なＭＯ
３半導体装置のゲートとして、近年よく使用されている
。
しかし、ポリサイドは低抵抗であるが故、ポリサイドで
抵抗体を作製するとなると、非常にパタ−ンは大きくな
ってしまう０例えば、シート抵抗５Ω１口のポリサイド
で１にΩの抵抗素子を作製する場合、抵抗体の幅を１０
μｍとすると、長さは実に２ｍｍ必要となる。極めてチ
ンプサイズが大きくなってしまうのである。また、幅を
せばめて長さを小さくしようとすると、抵抗値の絶対精
度が悪くなってしまう。
抵抗体を作製するとなると、非常にパタ−ンは大きくな
ってしまう０例えば、シート抵抗５Ω１口のポリサイド
で１にΩの抵抗素子を作製する場合、抵抗体の幅を１０
μｍとすると、長さは実に２ｍｍ必要となる。極めてチ
ンプサイズが大きくなってしまうのである。また、幅を
せばめて長さを小さくしようとすると、抵抗値の絶対精
度が悪くなってしまう。
本発明は、上記問題点を解決した抵抗体を有する半導体
装置の製造方法であり、抵抗素子としてポリサイドゲー
トの上層の高融点金属シリサイドを抵抗体となる部分だ
け除去し、下層の適正な不純物濃度を持つ多結晶シリコ
ンにより構成するようにした半導体装置の製造方法であ
る。
装置の製造方法であり、抵抗素子としてポリサイドゲー
トの上層の高融点金属シリサイドを抵抗体となる部分だ
け除去し、下層の適正な不純物濃度を持つ多結晶シリコ
ンにより構成するようにした半導体装置の製造方法であ
る。
多結晶シリコンだけからなる抵抗体は、不純物導入をイ
オン注入で行うため、任意のシート抵抗値に設定可能で
あり、抵抗体のパターンが大きくなるという問題はない
、配線やゲートとなる部分はポリサイド構造を保ってい
るので、低抵抗であるという長所、即ち高速性は失われ
ずに済むのである。
オン注入で行うため、任意のシート抵抗値に設定可能で
あり、抵抗体のパターンが大きくなるという問題はない
、配線やゲートとなる部分はポリサイド構造を保ってい
るので、低抵抗であるという長所、即ち高速性は失われ
ずに済むのである。
〔実施例）
以下に本発明の実施例を図面に基づいて説明する。第１
図＋ａ＋はシリコン基板ｌ上の絶縁膜２上に化学気相成
長法（ＣＶＤ法）により多結晶シリコン３を約２０００
人程度被着した図を示す、これはモノシランガスを６０
０℃程度の減圧ＣＶＤ反応菅炉中にて分解することによ
り被着が行われる。この多結晶シリコン３はノンドープ
であり、抵抗値は非常に高くなっている。
図＋ａ＋はシリコン基板ｌ上の絶縁膜２上に化学気相成
長法（ＣＶＤ法）により多結晶シリコン３を約２０００
人程度被着した図を示す、これはモノシランガスを６０
０℃程度の減圧ＣＶＤ反応菅炉中にて分解することによ
り被着が行われる。この多結晶シリコン３はノンドープ
であり、抵抗値は非常に高くなっている。
次に第１回出）に示す様にノンドープ多結晶シリコン３
中にイオン注入法により、不純物イオン、例えばＮ型の
電導性を有するリンやヒ素を導入し多結晶シリコン３に
導伝性を持たせる。実際にはリンイオンを５０ｋｅｙの
エネルギーで、ドーズ量ｌＸｌ０１４〜５ｘｌＯＩＳ／
ｃｄ程度である。このドーズ量により抵抗体のシート抵
抗値が決定される。
中にイオン注入法により、不純物イオン、例えばＮ型の
電導性を有するリンやヒ素を導入し多結晶シリコン３に
導伝性を持たせる。実際にはリンイオンを５０ｋｅｙの
エネルギーで、ドーズ量ｌＸｌ０１４〜５ｘｌＯＩＳ／
ｃｄ程度である。このドーズ量により抵抗体のシート抵
抗値が決定される。
次に多結晶シリコン３上に高融点金属シリサイド４をＣ
ＶＤ法またはスパッタ法により被着する。
ＶＤ法またはスパッタ法により被着する。
高融点金属シリサイド４としてタングステンシリサイド
を用いる場合、６７フ化タングステンとモノシランガス
を減圧ＣＶＤ反応炉中にて３００℃〜４００℃の温度で
反応させて、約２０００人程度被着する。その時の様子
を第１図（Ｃ１に示す。
を用いる場合、６７フ化タングステンとモノシランガス
を減圧ＣＶＤ反応炉中にて３００℃〜４００℃の温度で
反応させて、約２０００人程度被着する。その時の様子
を第１図（Ｃ１に示す。
次に第１図ｆｄ＋に示す様に、フォトリソグラフィー工
程によりフォトレジスト５をバターニングし、そのフォ
トレジスト５をマスクとして、ドライエツチングにより
、一部の高融点金属シリサイドを除去する。高融点金属
シリサイド４としてタングステンシリサイドが用いられ
ているときには、反応ガスとしてＣ，Ｆ、とＣＨＦ５の
混合ガスによりプラズマ中にて異方性エツチングが行わ
れる。
程によりフォトレジスト５をバターニングし、そのフォ
トレジスト５をマスクとして、ドライエツチングにより
、一部の高融点金属シリサイドを除去する。高融点金属
シリサイド４としてタングステンシリサイドが用いられ
ているときには、反応ガスとしてＣ，Ｆ、とＣＨＦ５の
混合ガスによりプラズマ中にて異方性エツチングが行わ
れる。
エンチングが進み高融点金属シリサイド４の下地の多結
晶シリコン３が露出すると終点検出機構によりエツチン
グは自動的に停止し、多結晶シリコン３はエツチングさ
れずに済むのである。この高融点金属シリサイド４を除
去し、多結晶シリコン３だけを残した領域が後に抵抗素
子となる領域である。第２図Ｃａｌにはフォトレジスト
を除去した後の一部の高融点金属シリサイドだけが除去
され、部分的に多結晶シリコン３が露出している様子を
表す平面図を示す。
晶シリコン３が露出すると終点検出機構によりエツチン
グは自動的に停止し、多結晶シリコン３はエツチングさ
れずに済むのである。この高融点金属シリサイド４を除
去し、多結晶シリコン３だけを残した領域が後に抵抗素
子となる領域である。第２図Ｃａｌにはフォトレジスト
を除去した後の一部の高融点金属シリサイドだけが除去
され、部分的に多結晶シリコン３が露出している様子を
表す平面図を示す。
次に、第１図（ｅｌに示すようにフォトリソグラフィー
法によりフォトレジストをバターニングし、このフォト
レジスト６をマスクとして高融点金属シリサイド４と多
結晶シリコン３をドライエツチング法によりバターニン
グする。このドライエツチングは高融点金属シリサイド
としてタングステンシリサイドを用いるときは、例えば
Ｃｔ Ｆ＆とＣＨＦｆｆの混合ガスによりプラズマ中で
行い、終点検出機構により下地の多結晶シリコン３の露
出が確認されると、ガスを四塩化炭素に切換えて多結晶
シリコン３のエツチングを行う、いわゆる２段階エツチ
ング法によりバターニングが遠戚される。このバターニ
ングされた高融点金属シリサイド４と多結晶シリコン３
の２層構造即ちポリサイドが後にゲート電極または配線
金属として機能するのである。この時、ポリサイドのバ
ターニングと同時に、フォトレジスト６により、抵抗体
となる多結晶シリコン３のバターニングも行うが、２層
構造のポリサイドをエツチングする間に、１層の多結晶
シリコンをエンチングするため、抵抗体となる多結晶シ
リコン３を除去した部分の下地の絶縁膜２の一部がエツ
チングされる。シかし、エソチャントとしてのＣｌＦ３
とＣＨＦ３の混合ガスおよび四塩化炭素は絶縁膜として
実際に使用されているＳｉＯ□膜に対して十分選択性を
持っているため絶縁膜はあまりエツチングされない。Ｃ
１ＦｂとＣＨＦ３混合ガス又は四塩化炭素は５ｉｏｚＨ
に対しタングステンシリサイドおよび多結晶シリコンと
の選択比は１０以上であり、たかだか２００人程度がエ
ツチングされるにすぎない０通常フィールド領域の絶縁
膜厚は５０００Å以上であり実用上全く問題とならない
のである。第２図中）にはフォトレジスト６を除去し、
ゲート電極および配線としてのポリサイド及び多結晶シ
リコン３による抵抗体のパターニングを完了した平面図
を示す。
法によりフォトレジストをバターニングし、このフォト
レジスト６をマスクとして高融点金属シリサイド４と多
結晶シリコン３をドライエツチング法によりバターニン
グする。このドライエツチングは高融点金属シリサイド
としてタングステンシリサイドを用いるときは、例えば
Ｃｔ Ｆ＆とＣＨＦｆｆの混合ガスによりプラズマ中で
行い、終点検出機構により下地の多結晶シリコン３の露
出が確認されると、ガスを四塩化炭素に切換えて多結晶
シリコン３のエツチングを行う、いわゆる２段階エツチ
ング法によりバターニングが遠戚される。このバターニ
ングされた高融点金属シリサイド４と多結晶シリコン３
の２層構造即ちポリサイドが後にゲート電極または配線
金属として機能するのである。この時、ポリサイドのバ
ターニングと同時に、フォトレジスト６により、抵抗体
となる多結晶シリコン３のバターニングも行うが、２層
構造のポリサイドをエツチングする間に、１層の多結晶
シリコンをエンチングするため、抵抗体となる多結晶シ
リコン３を除去した部分の下地の絶縁膜２の一部がエツ
チングされる。シかし、エソチャントとしてのＣｌＦ３
とＣＨＦ３の混合ガスおよび四塩化炭素は絶縁膜として
実際に使用されているＳｉＯ□膜に対して十分選択性を
持っているため絶縁膜はあまりエツチングされない。Ｃ
１ＦｂとＣＨＦ３混合ガス又は四塩化炭素は５ｉｏｚＨ
に対しタングステンシリサイドおよび多結晶シリコンと
の選択比は１０以上であり、たかだか２００人程度がエ
ツチングされるにすぎない０通常フィールド領域の絶縁
膜厚は５０００Å以上であり実用上全く問題とならない
のである。第２図中）にはフォトレジスト６を除去し、
ゲート電極および配線としてのポリサイド及び多結晶シ
リコン３による抵抗体のパターニングを完了した平面図
を示す。
抵抗体には比較的高抵抗値を持つ多結晶シリコンを使用
するのでパターンサイズは小さくて済み、ゲート電極及
び配線には低抵抗である高融点金属シリサイドと多結晶
シリコンの２層Ｍ構造であるポリサイドを使用するため
、高速性という長所は損なわれずにすむのである。
するのでパターンサイズは小さくて済み、ゲート電極及
び配線には低抵抗である高融点金属シリサイドと多結晶
シリコンの２層Ｍ構造であるポリサイドを使用するため
、高速性という長所は損なわれずにすむのである。
本発明は以上説明したように、高融点金属シリサイドと
多結晶シリコンの２層構造からなるポリティドゲート電
極またはポリサイド配線を持つＭＯ５半導体装置におい
て、抵抗体を所望の不純物量を持つ、ポリサイド下地の
多結晶シリコンにより構成することにより、パターンサ
イズを小さくでき、しかもポリサイドを用いる長所であ
る高速性を全く損なわずに、抵抗体を有するＭＯ３半導
体装置を作製できるのである。
多結晶シリコンの２層構造からなるポリティドゲート電
極またはポリサイド配線を持つＭＯ５半導体装置におい
て、抵抗体を所望の不純物量を持つ、ポリサイド下地の
多結晶シリコンにより構成することにより、パターンサ
イズを小さくでき、しかもポリサイドを用いる長所であ
る高速性を全く損なわずに、抵抗体を有するＭＯ３半導
体装置を作製できるのである。
第１図Ｔａｌ〜ｔｅ＋は本発明による抵抗体を有する半
導体装置の製造方法を示す工程順断面図、第２図（ａｌ
、 （ｂｌは本発明による抵抗体を有する半導体装置の
製造方法を説明する一部平面図、第３図は従来の半導体
装置の断面図である。 １ ・ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５．６ ・シリコン基板 ・絶縁膜 ・多結晶シリコン ・高融点金属シリサイ ・・・フォトレジスト ド
導体装置の製造方法を示す工程順断面図、第２図（ａｌ
、 （ｂｌは本発明による抵抗体を有する半導体装置の
製造方法を説明する一部平面図、第３図は従来の半導体
装置の断面図である。 １ ・ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５．６ ・シリコン基板 ・絶縁膜 ・多結晶シリコン ・高融点金属シリサイ ・・・フォトレジスト ド
Claims (1)
- シリコン基板上の絶縁膜上に被着したノンドープ多結晶
シリコン中にイオン注入法により所望の濃度の不純物を
導入する工程と、前記多結晶シリコン上にスパッタ法ま
たは化学気相成長法により高融点金属シリサイドを被着
する工程と、フォトリソグラフィー法とドライエッチン
グ法により一部の高融点金属シリサイドだけを除去する
工程と、フォトリソグラフィー法とドライエッチング法
により、前記高融点金属シリサイドおよび多結晶シリコ
ンをパターニングする工程とから成る抵抗体を有する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16775289A JPH0332055A (ja) | 1989-06-29 | 1989-06-29 | 抵抗体を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16775289A JPH0332055A (ja) | 1989-06-29 | 1989-06-29 | 抵抗体を有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0332055A true JPH0332055A (ja) | 1991-02-12 |
Family
ID=15855444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16775289A Pending JPH0332055A (ja) | 1989-06-29 | 1989-06-29 | 抵抗体を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0332055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001139051A (ja) * | 1999-08-31 | 2001-05-22 | Teepol Ltd | 洗浄剤収容容器 |
| JP2011523507A (ja) * | 2008-05-13 | 2011-08-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 金属ヒューズ、アンチヒューズ及び／又は抵抗器を含む金属ゲート統合構造体及び方法 |
-
1989
- 1989-06-29 JP JP16775289A patent/JPH0332055A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001139051A (ja) * | 1999-08-31 | 2001-05-22 | Teepol Ltd | 洗浄剤収容容器 |
| JP2011523507A (ja) * | 2008-05-13 | 2011-08-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 金属ヒューズ、アンチヒューズ及び／又は抵抗器を含む金属ゲート統合構造体及び方法 |
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