JPH10173169A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート電極とゲート絶縁膜との界面の信頼性
や制御性を向上させ、ゲート電極を精度よく加工するこ
とを可能とする。 【解決手段】 半導体基板２１上のゲート絶縁膜２２上
に導電性金属酸化物膜２３を形成する工程と、この導電
性金属酸化物膜２３上に金属膜２４を形成する工程と、
この金属膜２４を導電性金属酸化物膜２３に対して選択
的にエッチングして導電性金属酸化物膜２４を露出させ
る工程と、この露出した導電性金属酸化物膜２３をゲー
ト絶縁膜２２に対して選択的にエッチングする工程とに
より、ＭＯＳトランジスタのゲート電極を形成する。
や制御性を向上させ、ゲート電極を精度よく加工するこ
とを可能とする。 【解決手段】 半導体基板２１上のゲート絶縁膜２２上
に導電性金属酸化物膜２３を形成する工程と、この導電
性金属酸化物膜２３上に金属膜２４を形成する工程と、
この金属膜２４を導電性金属酸化物膜２３に対して選択
的にエッチングして導電性金属酸化物膜２４を露出させ
る工程と、この露出した導電性金属酸化物膜２３をゲー
ト絶縁膜２２に対して選択的にエッチングする工程とに
より、ＭＯＳトランジスタのゲート電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特にゲート電極やゲート配線に係る半導体装
置及びその製造方法に関する。
製造方法、特にゲート電極やゲート配線に係る半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化及ぴ高
速化に対する要求が高まりつつある。これらの要求を実
現するために、素子間及び素子寸法の縮小化、微細化が
進められる一方、内部配線材料の低抵抗化などが検討さ
れている。とりわけ、ＲＣ遅延が顕著に現れるワード線
では、低抵抗化が大きな課題となっている。
速化に対する要求が高まりつつある。これらの要求を実
現するために、素子間及び素子寸法の縮小化、微細化が
進められる一方、内部配線材料の低抵抗化などが検討さ
れている。とりわけ、ＲＣ遅延が顕著に現れるワード線
では、低抵抗化が大きな課題となっている。
【０００３】そこで、最近ではワード線の低抵抗化を図
るため、多結晶シリコン膜と金属シリサイド膜との２層
構造からなるポリサイドゲートが広く採用されている。
高融点金属シリサイド膜は、多結晶シリコン膜に比べ抵
抗が約１桁低いので、低抵抗配線の材料として有望であ
る。シリサイドとしては、夕ングステンシリサイド（Ｗ
Ｓｉx ）が最も広く使われている。
るため、多結晶シリコン膜と金属シリサイド膜との２層
構造からなるポリサイドゲートが広く採用されている。
高融点金属シリサイド膜は、多結晶シリコン膜に比べ抵
抗が約１桁低いので、低抵抗配線の材料として有望であ
る。シリサイドとしては、夕ングステンシリサイド（Ｗ
Ｓｉx ）が最も広く使われている。
【０００４】しかしながら、０．２５μｍ以下の微細な
配線に対応するためには、さらに配線の低抵抗化を図っ
て遅延時問を短縮することが求められている。ポリサイ
ド構造を用いてシート抵抗１Ω／□以下の低い抵抗を有
するゲート電極を実現するためには、シリサイド層の膜
厚を厚くしなければならないので、ゲート電極パターン
の加工や電極上の層間絶縁膜の形成が難しくなる。
配線に対応するためには、さらに配線の低抵抗化を図っ
て遅延時問を短縮することが求められている。ポリサイ
ド構造を用いてシート抵抗１Ω／□以下の低い抵抗を有
するゲート電極を実現するためには、シリサイド層の膜
厚を厚くしなければならないので、ゲート電極パターン
の加工や電極上の層間絶縁膜の形成が難しくなる。
【０００５】したがって、ゲート電極のアスペクト比を
大きくすることなく、低いシート抵抗を達成することが
要求されている。そのためには、金属シリサイドよりも
比抵抗値の低い金属を直接ゲート酸化膜上に形成するメ
タルゲート電極の開発が必須である。
大きくすることなく、低いシート抵抗を達成することが
要求されている。そのためには、金属シリサイドよりも
比抵抗値の低い金属を直接ゲート酸化膜上に形成するメ
タルゲート電極の開発が必須である。
【０００６】メタルゲート電極を実現するためには、仕
事関数や電極／ゲート絶縁膜界面の信頼性といった新た
な問題をクリアしなければならない。特に電極材料とし
ては、その電極材料の酸化物がゲート絶縁膜よりも安定
となる金属であってはならない。例えば、アルミニウム
の酸化物であるアルミナ（Ａｌ2 Ｏ3 ）はシリコン酸化
膜よりも安定な物質であるため、アルミニウムとシリコ
ン酸化膜を接触させた場合、界面においてシリコン酸化
膜は還元され、アルミナが形成される。よって、アルミ
ニウムのような金属を電極材料に選ぶと、ゲート酸化膜
が還元反応により消費されてしまう。
事関数や電極／ゲート絶縁膜界面の信頼性といった新た
な問題をクリアしなければならない。特に電極材料とし
ては、その電極材料の酸化物がゲート絶縁膜よりも安定
となる金属であってはならない。例えば、アルミニウム
の酸化物であるアルミナ（Ａｌ2 Ｏ3 ）はシリコン酸化
膜よりも安定な物質であるため、アルミニウムとシリコ
ン酸化膜を接触させた場合、界面においてシリコン酸化
膜は還元され、アルミナが形成される。よって、アルミ
ニウムのような金属を電極材料に選ぶと、ゲート酸化膜
が還元反応により消費されてしまう。
【０００７】したがって、ゲート電極材料としては、そ
のゲート電極材料の酸化物よりもゲート絶縁膜材料の方
が安定となる金属を選択することが必要である。しかし
ながら、このような条件を満たす金属材料であっても、
ゲート絶縁膜が還元された報告例があり、このような条
件が必ずしも適切であるとはいえない（ＩＥＥＥ．Ｔｒ
ａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ＥＤ−３
１，１１７４（１９８４））。
のゲート電極材料の酸化物よりもゲート絶縁膜材料の方
が安定となる金属を選択することが必要である。しかし
ながら、このような条件を満たす金属材料であっても、
ゲート絶縁膜が還元された報告例があり、このような条
件が必ずしも適切であるとはいえない（ＩＥＥＥ．Ｔｒ
ａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ＥＤ−３
１，１１７４（１９８４））。
【０００８】上記事項に関し、その具体例を図５を参照
して説明する。まず、単結晶のシリコン基板７１上に、
熱酸化により薄いシリコン酸化膜７２（膜厚４ｎｍ）を
形成した。このシリコン酸化膜７２上に、Ｍｏをターゲ
ットとし、Ａｒをスパッタリングガスとして用い、スパ
ッタリング法によってモリブデン膜７３（膜厚１００ｎ
ｍ）を堆積した。この後、１０００℃程度の加熱処理を
行った。
して説明する。まず、単結晶のシリコン基板７１上に、
熱酸化により薄いシリコン酸化膜７２（膜厚４ｎｍ）を
形成した。このシリコン酸化膜７２上に、Ｍｏをターゲ
ットとし、Ａｒをスパッタリングガスとして用い、スパ
ッタリング法によってモリブデン膜７３（膜厚１００ｎ
ｍ）を堆積した。この後、１０００℃程度の加熱処理を
行った。
【０００９】この試料の断面を透過電子顕微鏡にて観察
した結果、シリコン酸化膜７２が部分的に還元され、薄
膜化していることが判った。モリブデンがその酸化物
（ＭｏＯ2 ）を生成する時のギブスの自由エネルギーの
低下分は、シリコンがその酸化物を生成するときのギブ
スの自由エネルギーの低下分より高い。したがって、熱
力学的にはシリコン酸化物がモリブデンによって還元さ
れることはない。しかし、成膜時にシリコン酸化膜中に
金属が侵入する等して、局所的に還元反応が起きる場合
があり、ゲート酸化膜の信頼性を著しく低下させる原因
となる。
した結果、シリコン酸化膜７２が部分的に還元され、薄
膜化していることが判った。モリブデンがその酸化物
（ＭｏＯ2 ）を生成する時のギブスの自由エネルギーの
低下分は、シリコンがその酸化物を生成するときのギブ
スの自由エネルギーの低下分より高い。したがって、熱
力学的にはシリコン酸化物がモリブデンによって還元さ
れることはない。しかし、成膜時にシリコン酸化膜中に
金属が侵入する等して、局所的に還元反応が起きる場合
があり、ゲート酸化膜の信頼性を著しく低下させる原因
となる。
【００１０】以上ように、メタルゲート電極を採用しよ
うとした場合、従来の多結晶シリコン膜を電極材料に用
いた場合と異なり、金属膜／ゲート絶縁膜界面を制御す
ることが困難となる。
うとした場合、従来の多結晶シリコン膜を電極材料に用
いた場合と異なり、金属膜／ゲート絶縁膜界面を制御す
ることが困難となる。
【００１１】また、メタルゲート電極を用いた場合に
は、製造方法の点からも新たな問題が起きる。特にゲー
ト電極の寸法はトランジスタの動作特性に大きく影響す
るため、より高度な加工技術が要求される。
は、製造方法の点からも新たな問題が起きる。特にゲー
ト電極の寸法はトランジスタの動作特性に大きく影響す
るため、より高度な加工技術が要求される。
【００１２】しかしながら、従来の多結晶シリコンの場
合と異なり、金属膜をゲート絶縁膜に対し高選択比でエ
ッチングすることは困難である。例えば、夕ングステン
膜をゲート電極に用いた場合、シリコン酸化膜との選択
比は２〜１０程度と低いため、夕ングステン膜の加工時
に下層にあるゲート酸化膜をエッチングしてしまい、最
悪の場合にはこれを突き抜け、基板まで掘ってしまう。
これでは、０．１５μｍ世代に対応する微細なパターン
形成は不可能である。
合と異なり、金属膜をゲート絶縁膜に対し高選択比でエ
ッチングすることは困難である。例えば、夕ングステン
膜をゲート電極に用いた場合、シリコン酸化膜との選択
比は２〜１０程度と低いため、夕ングステン膜の加工時
に下層にあるゲート酸化膜をエッチングしてしまい、最
悪の場合にはこれを突き抜け、基板まで掘ってしまう。
これでは、０．１５μｍ世代に対応する微細なパターン
形成は不可能である。
【００１３】上記事項に関し、その具体例を図６を参照
して説明する。まず、図６（ａ）に示すように、単結晶
のシリコン基板８１上に、熱酸化により薄いシリコン酸
化膜８２（膜厚４ｎｍ）を形成した。このシリコン酸化
膜８２上にＷをターゲットとし、Ａｒをスパッタリング
ガスとして用い、スパッタリング法によってタングステ
ン膜８３（膜厚１００ｎｍ）を堆積した。さらに、この
タングステン膜８３上に、例えばＣＶＤ法によりシリコ
ン窒化膜８４を２００ｎｍ堆積した。その後、スピンコ
ート法により約１μｍの膜厚でフォトレジストを塗布
し、これを露光・現像処理して０．１５μｍ幅のレジス
トパターン８５を形成した。
して説明する。まず、図６（ａ）に示すように、単結晶
のシリコン基板８１上に、熱酸化により薄いシリコン酸
化膜８２（膜厚４ｎｍ）を形成した。このシリコン酸化
膜８２上にＷをターゲットとし、Ａｒをスパッタリング
ガスとして用い、スパッタリング法によってタングステ
ン膜８３（膜厚１００ｎｍ）を堆積した。さらに、この
タングステン膜８３上に、例えばＣＶＤ法によりシリコ
ン窒化膜８４を２００ｎｍ堆積した。その後、スピンコ
ート法により約１μｍの膜厚でフォトレジストを塗布
し、これを露光・現像処理して０．１５μｍ幅のレジス
トパターン８５を形成した。
【００１４】つぎに、図６（ｂ）に示すように、レジス
トパターン８５をエッチングマスクとし、ＣＨＦ3 ／Ｃ
Ｆ4 ガスをエッチングガスとして用い、シリコン窒化膜
８４をエッチングした。その後、残存したレジストパタ
ーン８５を酸素プラズマアッシングを用いて除去し、シ
リコン窒化膜８４からなるマスクパターンを得た。
トパターン８５をエッチングマスクとし、ＣＨＦ3 ／Ｃ
Ｆ4 ガスをエッチングガスとして用い、シリコン窒化膜
８４をエッチングした。その後、残存したレジストパタ
ーン８５を酸素プラズマアッシングを用いて除去し、シ
リコン窒化膜８４からなるマスクパターンを得た。
【００１５】つぎに、図６（ｃ）に示すように、シリコ
ン窒化膜８４をエッチングマスクとし、ＳＦ6 ／Ｃｌ2
混合ガスをエッチングガスとして、タングステン膜８３
をエッチングした。エッチング条件は、高周波印加電力
１．ＯＷ／ｃｍ2 、ガス圧力１０ｍＴｏｒｒ、流量Ｃｌ
2 ／Ｏ2 ＝１００／５ＳＣＣＭとし、下部電極温度を８
０℃に保持した。このとき、タングステン膜８３は、１
００ｎｍ／ｍｉｎでエッチングされるのに対し、シリコ
ン酸化膜８２は２０ｎｍ／ｍｉｎ未満の速度でエッチン
グされる。したがって、このときのエッチングの選択比
は５程度であり、シリコン基板８１までエッチングされ
てしまう。
ン窒化膜８４をエッチングマスクとし、ＳＦ6 ／Ｃｌ2
混合ガスをエッチングガスとして、タングステン膜８３
をエッチングした。エッチング条件は、高周波印加電力
１．ＯＷ／ｃｍ2 、ガス圧力１０ｍＴｏｒｒ、流量Ｃｌ
2 ／Ｏ2 ＝１００／５ＳＣＣＭとし、下部電極温度を８
０℃に保持した。このとき、タングステン膜８３は、１
００ｎｍ／ｍｉｎでエッチングされるのに対し、シリコ
ン酸化膜８２は２０ｎｍ／ｍｉｎ未満の速度でエッチン
グされる。したがって、このときのエッチングの選択比
は５程度であり、シリコン基板８１までエッチングされ
てしまう。
【００１６】このように、下層に位置する膜に対するエ
ッチングの選択比が小さいことは、下地基板に段差があ
る場合に特に問題を生じる。図７は、このように下地基
板に段差がある場合を示したものである。
ッチングの選択比が小さいことは、下地基板に段差があ
る場合に特に問題を生じる。図７は、このように下地基
板に段差がある場合を示したものである。
【００１７】段差を有する基板９１上に薄い酸化膜９２
及びタングステン膜９３を堆積した場合、段差部におけ
るタングステン膜９３の膜厚は実膜厚よりも厚くなる。
このような形状を有する膜を異方性エッチングする場
合、異方性エッチングは被処理膜の面に対して垂直に進
行するので、段差部においてタングステン膜９３のエッ
チング残りがないようにするためには、段差部の膜厚に
対応した時間だけさらにエッチングを行う必要がある。
すなわち、被処理膜の実膜厚をエッチングする時間に加
えて、さらに余分にエッチングを行う、いわゆるオーバ
ーエッチングを行う必要がある。このようなオーバーエ
ッチングは、デバイス段差やエッチング速度のバラツキ
を考慮して、エッチング残りを無くすために必要であ
り、これによって半導体装置の信頼性を向上させること
になる。
及びタングステン膜９３を堆積した場合、段差部におけ
るタングステン膜９３の膜厚は実膜厚よりも厚くなる。
このような形状を有する膜を異方性エッチングする場
合、異方性エッチングは被処理膜の面に対して垂直に進
行するので、段差部においてタングステン膜９３のエッ
チング残りがないようにするためには、段差部の膜厚に
対応した時間だけさらにエッチングを行う必要がある。
すなわち、被処理膜の実膜厚をエッチングする時間に加
えて、さらに余分にエッチングを行う、いわゆるオーバ
ーエッチングを行う必要がある。このようなオーバーエ
ッチングは、デバイス段差やエッチング速度のバラツキ
を考慮して、エッチング残りを無くすために必要であ
り、これによって半導体装置の信頼性を向上させること
になる。
【００１８】しかしながら、オーバーエッチングは被処
理膜の下地をエッチングすることに他ならないため、下
地が被処理膜に対し選択性の低い材料である場合には、
被処理膜のオーバーエッチング時に下地が大幅に削られ
てしまうことになる。例えば５０％のオーバーエッチン
グ（タングステン膜９３の膜厚で５０ｎｍに相当）を行
った場合、エッチングの選択比を５とすると、シリコン
酸化膜９２は１０ｎｍエッチングされる計算になる。し
たがって、タングステン膜９３の加工段階でゲート酸化
膜９２は全てエッチングされ、基板９１まで到達してし
まう。
理膜の下地をエッチングすることに他ならないため、下
地が被処理膜に対し選択性の低い材料である場合には、
被処理膜のオーバーエッチング時に下地が大幅に削られ
てしまうことになる。例えば５０％のオーバーエッチン
グ（タングステン膜９３の膜厚で５０ｎｍに相当）を行
った場合、エッチングの選択比を５とすると、シリコン
酸化膜９２は１０ｎｍエッチングされる計算になる。し
たがって、タングステン膜９３の加工段階でゲート酸化
膜９２は全てエッチングされ、基板９１まで到達してし
まう。
【００１９】このようなことを防ぐため、金属膜と絶縁
膜との間に窒化チタン膜といったバリアメタルを挿入し
た例もあるが、バリアメタルを用いても絶縁膜に対する
選択比を大きくすることは困難である。
膜との間に窒化チタン膜といったバリアメタルを挿入し
た例もあるが、バリアメタルを用いても絶縁膜に対する
選択比を大きくすることは困難である。
【００２０】以上のように、メタルゲート電極を採用し
ようとした場合、従来の多結晶シリコン膜を電極材料に
用いた場合と異なり、金属膜をゲート絶縁膜に対し高選
択比でエッチングすることは困難である。
ようとした場合、従来の多結晶シリコン膜を電極材料に
用いた場合と異なり、金属膜をゲート絶縁膜に対し高選
択比でエッチングすることは困難である。
【００２１】
【発明が解決しようとする課題】以上述べたように、ゲ
ート電極に金属膜を採用しようとした場合、従来の多結
晶シリコン膜をゲート電極に用いた場合と異なり、金属
膜／ゲート絶縁膜界面における信頼性や制御性を確保す
ることが困難であり、また、金属膜をゲート絶縁膜に対
し高選択比でエッチングすることが難しく、ゲート電極
を精度よく加工することが困難になる。
ート電極に金属膜を採用しようとした場合、従来の多結
晶シリコン膜をゲート電極に用いた場合と異なり、金属
膜／ゲート絶縁膜界面における信頼性や制御性を確保す
ることが困難であり、また、金属膜をゲート絶縁膜に対
し高選択比でエッチングすることが難しく、ゲート電極
を精度よく加工することが困難になる。
【００２２】また、通常ゲート電極を構成する膜を用い
てゲート配線が構成されるが、ゲート配線に金属膜を用
いた場合、この金属膜と下地絶縁膜との間で十分な密着
性を確保することが困難になる。
てゲート配線が構成されるが、ゲート配線に金属膜を用
いた場合、この金属膜と下地絶縁膜との間で十分な密着
性を確保することが困難になる。
【００２３】本発明の第１の目的は、ゲート電極とゲー
ト絶縁膜との界面の信頼性や制御性を向上させることが
可能な半導体装置を提供することにある。本発明の第２
の目的は、ゲート電極とゲート絶縁膜との界面の信頼性
や制御性を向上させるとともに、ゲート電極を精度よく
加工することが可能な半導体装置の製造方法を提供する
ことにある。
ト絶縁膜との界面の信頼性や制御性を向上させることが
可能な半導体装置を提供することにある。本発明の第２
の目的は、ゲート電極とゲート絶縁膜との界面の信頼性
や制御性を向上させるとともに、ゲート電極を精度よく
加工することが可能な半導体装置の製造方法を提供する
ことにある。
【００２４】本発明の第３の目的は、ゲート電極やゲー
ト配線の下地絶縁膜との密着性を向上させ、しかもゲー
ト電極やゲート配線の低抵抗化が可能な半導体装置を提
供することにある。
ト配線の下地絶縁膜との密着性を向上させ、しかもゲー
ト電極やゲート配線の低抵抗化が可能な半導体装置を提
供することにある。
【００２５】
【課題を解決するための手段】本発明における半導体装
置は、ゲート電極を導電性金属酸化物膜又は導電性金属
酸化物膜及びこの上の金属膜からなる積層膜で構成した
ことを特徴とする。また、本発明における半導体装置
は、ゲート電極及びゲート電極どおしを接続するゲート
配線を導電性金属酸化物膜又は導電性金属酸化物膜及び
この上の金属膜からなる積層膜で構成したことを特徴と
する。
置は、ゲート電極を導電性金属酸化物膜又は導電性金属
酸化物膜及びこの上の金属膜からなる積層膜で構成した
ことを特徴とする。また、本発明における半導体装置
は、ゲート電極及びゲート電極どおしを接続するゲート
配線を導電性金属酸化物膜又は導電性金属酸化物膜及び
この上の金属膜からなる積層膜で構成したことを特徴と
する。
【００２６】また、本発明における半導体装置は、半導
体基板上に形成されたゲート絶縁膜と、このゲート絶縁
膜（一般的にはシリコン酸化膜）上に形成され導電性金
属酸化物膜又は導電性金属酸化物膜及びこの上の金属膜
からなる積層膜で構成されたゲート電極と、前記半導体
基板の前記ゲート電極の両端に対応した領域に形成され
たソース・ドレインとからなるＭＯＳトランジスタを有
することを特徴とする。
体基板上に形成されたゲート絶縁膜と、このゲート絶縁
膜（一般的にはシリコン酸化膜）上に形成され導電性金
属酸化物膜又は導電性金属酸化物膜及びこの上の金属膜
からなる積層膜で構成されたゲート電極と、前記半導体
基板の前記ゲート電極の両端に対応した領域に形成され
たソース・ドレインとからなるＭＯＳトランジスタを有
することを特徴とする。
【００２７】前記半導体装置によれば、導電性金属酸化
物膜には酸素が高濃度で含まれているため、還元反応に
伴う酸素の移動が導電性金属酸化物膜とゲート絶縁膜と
の界面で生じ難くなる。したがって、ゲート電極とゲー
ト絶縁膜との界面の信頼性や制御性を向上させることが
可能となる。また、下地絶縁膜上には密着性のよい導電
性金属酸化物膜が形成されるので、下地絶縁膜上に直接
金属膜を形成してゲート電極やゲート配線を構成した場
合に比べ、ゲート電極やゲート配線の下地絶縁膜との密
着性を向上させることが可能となる。さらに、ゲート電
極やゲート配線を前記積層膜で構成した場合には、通常
金属膜の導電率は導電性金属酸化物膜の導電率よりも高
いため、ゲート電極やゲート配線の低抵抗化をはかるこ
とができる。
物膜には酸素が高濃度で含まれているため、還元反応に
伴う酸素の移動が導電性金属酸化物膜とゲート絶縁膜と
の界面で生じ難くなる。したがって、ゲート電極とゲー
ト絶縁膜との界面の信頼性や制御性を向上させることが
可能となる。また、下地絶縁膜上には密着性のよい導電
性金属酸化物膜が形成されるので、下地絶縁膜上に直接
金属膜を形成してゲート電極やゲート配線を構成した場
合に比べ、ゲート電極やゲート配線の下地絶縁膜との密
着性を向上させることが可能となる。さらに、ゲート電
極やゲート配線を前記積層膜で構成した場合には、通常
金属膜の導電率は導電性金属酸化物膜の導電率よりも高
いため、ゲート電極やゲート配線の低抵抗化をはかるこ
とができる。
【００２８】また、本発明における半導体装置は、マト
リクス状に配列された複数のＭＯＳトランジスタと、こ
れら複数のＭＯＳトランジスタの各ソースに接続された
複数のキャパシタと、行方向に配列された前記複数のＭ
ＯＳトランジスタのゲート電極どおしを接続する複数の
ワード線と、列方向に配列された前記複数のＭＯＳトラ
ンジスタのドレインどおしを接続する複数のビット線と
を有し、前記ゲート電極と同一の構成膜を用いて構成さ
れ複数の前記ＭＯＳトランジスタのゲート電極どおしを
共通に接続するゲート配線と、複数のコンタクトを介し
て前記ゲート配線に接続された上部配線とにより前記ワ
ード線が構成され、互いに隣り合った前記コンタクト間
に少なくとも２個以上の前記ＭＯＳトランジスタが設け
られた半導体装置において、前記ゲート電極及び前記ゲ
ート配線が導電性金属酸化物膜又は導電性金属酸化物膜
及びこの上の金属膜からなる積層膜で構成されているこ
とを特徴とする。
リクス状に配列された複数のＭＯＳトランジスタと、こ
れら複数のＭＯＳトランジスタの各ソースに接続された
複数のキャパシタと、行方向に配列された前記複数のＭ
ＯＳトランジスタのゲート電極どおしを接続する複数の
ワード線と、列方向に配列された前記複数のＭＯＳトラ
ンジスタのドレインどおしを接続する複数のビット線と
を有し、前記ゲート電極と同一の構成膜を用いて構成さ
れ複数の前記ＭＯＳトランジスタのゲート電極どおしを
共通に接続するゲート配線と、複数のコンタクトを介し
て前記ゲート配線に接続された上部配線とにより前記ワ
ード線が構成され、互いに隣り合った前記コンタクト間
に少なくとも２個以上の前記ＭＯＳトランジスタが設け
られた半導体装置において、前記ゲート電極及び前記ゲ
ート配線が導電性金属酸化物膜又は導電性金属酸化物膜
及びこの上の金属膜からなる積層膜で構成されているこ
とを特徴とする。
【００２９】前記半導体装置によれば、ゲート配線の低
抵抗化をはかることができるため、ゲート配線での遅延
時間を低減することが可能となる。したがって、互いに
隣り合ったコンタクト間を結ぶゲート配線を長くでき
る、言い換えると互いに隣り合ったコンタクト間に配置
されるＭＯＳトランジスタの数を多くすることができる
ため、１行当たりのコンタクトの総数を低減することが
でき、高集積化を達成することができる。
抵抗化をはかることができるため、ゲート配線での遅延
時間を低減することが可能となる。したがって、互いに
隣り合ったコンタクト間を結ぶゲート配線を長くでき
る、言い換えると互いに隣り合ったコンタクト間に配置
されるＭＯＳトランジスタの数を多くすることができる
ため、１行当たりのコンタクトの総数を低減することが
でき、高集積化を達成することができる。
【００３０】また、本発明における半導体装置の製造方
法は、半導体基板上のゲート絶縁膜（一般的にはシリコ
ン酸化膜）上に導電性金属酸化物膜又は導電性金属酸化
物膜及びこの上の金属膜からなる積層膜を用いたゲート
構成膜を形成する工程と、このゲート構成膜をエッチン
グする工程とにより、ＭＯＳトランジスタのゲート電極
を形成することを特徴とする。
法は、半導体基板上のゲート絶縁膜（一般的にはシリコ
ン酸化膜）上に導電性金属酸化物膜又は導電性金属酸化
物膜及びこの上の金属膜からなる積層膜を用いたゲート
構成膜を形成する工程と、このゲート構成膜をエッチン
グする工程とにより、ＭＯＳトランジスタのゲート電極
を形成することを特徴とする。
【００３１】また、本発明における半導体装置の製造方
法は、半導体基板上のゲート絶縁膜（一般的にはシリコ
ン酸化膜）上に導電性金属酸化物膜を形成する工程と、
この導電性金属酸化物膜上に金属膜を形成する工程と、
この金属膜を前記導電性金属酸化物膜に対して選択的に
エッチングして前記導電性金属酸化物膜を露出させる工
程と、この露出した前記導電性金属酸化物膜を前記ゲー
ト絶縁膜に対して選択的にエッチングする工程とによ
り、ＭＯＳトランジスタのゲート電極を形成することを
特徴とする。
法は、半導体基板上のゲート絶縁膜（一般的にはシリコ
ン酸化膜）上に導電性金属酸化物膜を形成する工程と、
この導電性金属酸化物膜上に金属膜を形成する工程と、
この金属膜を前記導電性金属酸化物膜に対して選択的に
エッチングして前記導電性金属酸化物膜を露出させる工
程と、この露出した前記導電性金属酸化物膜を前記ゲー
ト絶縁膜に対して選択的にエッチングする工程とによ
り、ＭＯＳトランジスタのゲート電極を形成することを
特徴とする。
【００３２】前記導電性金属酸化物膜を前記ゲート絶縁
膜に対して選択的にエッチングする工程には、酸素を含
むガスを用いることが好ましい。前記製造方法によれ
ば、ゲート電極を導電性金属酸化物膜又は導電性金属酸
化物膜及びこの上の金属膜からなる積層膜で構成したの
で、ゲート絶縁膜上には導電性金属酸化物膜が形成され
ることになる。導電性金属酸化物膜には酸素が高濃度で
含まれているため、還元反応に伴う酸素の移動が導電性
金属酸化物膜とゲート絶縁膜との界面で生じ難くなり、
ゲート電極とゲート絶縁膜との界面の信頼性や制御性を
向上させることが可能となる。
膜に対して選択的にエッチングする工程には、酸素を含
むガスを用いることが好ましい。前記製造方法によれ
ば、ゲート電極を導電性金属酸化物膜又は導電性金属酸
化物膜及びこの上の金属膜からなる積層膜で構成したの
で、ゲート絶縁膜上には導電性金属酸化物膜が形成され
ることになる。導電性金属酸化物膜には酸素が高濃度で
含まれているため、還元反応に伴う酸素の移動が導電性
金属酸化物膜とゲート絶縁膜との界面で生じ難くなり、
ゲート電極とゲート絶縁膜との界面の信頼性や制御性を
向上させることが可能となる。
【００３３】また、前記製造方法によれば、ゲート電極
を精度よく加工することが可能となる。すなわち、導電
性金属酸化物の多くは、金属過酸化物（例えばＲｕＯ
4 ）の蒸気圧が高いために、酸素をエッチングガスとし
て用いることができ、ゲート絶縁膜に対し高選択比でエ
ッチングすることが可能である。また、ゲート電極に前
記積層膜を用いた場合、導電性金属酸化物（例えばＲｕ
Ｏ2 ）は、金属膜のエッチングに用いられるＦやＣｌと
いったハロゲンと反応しにくいため、金属膜を導電性金
属酸化物膜に対して高選択比でエッチングすることが可
能である。したがって、導電性金属酸化物膜や金属膜を
下層側の膜に対して高選択比でエッチングを行うことが
でき、ゲート電極を精度よく加工することが可能とな
る。
を精度よく加工することが可能となる。すなわち、導電
性金属酸化物の多くは、金属過酸化物（例えばＲｕＯ
4 ）の蒸気圧が高いために、酸素をエッチングガスとし
て用いることができ、ゲート絶縁膜に対し高選択比でエ
ッチングすることが可能である。また、ゲート電極に前
記積層膜を用いた場合、導電性金属酸化物（例えばＲｕ
Ｏ2 ）は、金属膜のエッチングに用いられるＦやＣｌと
いったハロゲンと反応しにくいため、金属膜を導電性金
属酸化物膜に対して高選択比でエッチングすることが可
能である。したがって、導電性金属酸化物膜や金属膜を
下層側の膜に対して高選択比でエッチングを行うことが
でき、ゲート電極を精度よく加工することが可能とな
る。
【００３４】導電性金属酸化物膜をゲート絶縁膜に対し
て選択的にエッチングするための酸素を含むガスとして
は、Ｏ2 、一酸化窒素（ＮＯ）、亜酸化窒素（ＮＯ
2 ）、オゾン（Ｏ3 ）、一酸化炭素（ＣＯ）、二酸化炭
素（ＣＯ2 ）等を用いることができる。また、これら酸
素を含むガスの混合ガスを使用してもよい。さらに、こ
れら酸素を含むガスに微量のハロゲン原子を含むガスを
補助的に添加しても良い。この補助的な役割をする添加
ガスとしては、塩素（Ｃｌ2 ）、六フッ化硫黄（ＳＦ
6 ）、フロン（ＣＦ4 ）、四塩化炭素（ＣＣｌ4 ）等の
ガスが挙げられ、これらの混合ガスを使用することも可
能である。
て選択的にエッチングするための酸素を含むガスとして
は、Ｏ2 、一酸化窒素（ＮＯ）、亜酸化窒素（ＮＯ
2 ）、オゾン（Ｏ3 ）、一酸化炭素（ＣＯ）、二酸化炭
素（ＣＯ2 ）等を用いることができる。また、これら酸
素を含むガスの混合ガスを使用してもよい。さらに、こ
れら酸素を含むガスに微量のハロゲン原子を含むガスを
補助的に添加しても良い。この補助的な役割をする添加
ガスとしては、塩素（Ｃｌ2 ）、六フッ化硫黄（ＳＦ
6 ）、フロン（ＣＦ4 ）、四塩化炭素（ＣＣｌ4 ）等の
ガスが挙げられ、これらの混合ガスを使用することも可
能である。
【００３５】なお、前記半導体装置及び半導体装置の製
造方法において、導電性金属酸化物膜には、モリブデン
（Ｍｏ）、タングステン（Ｗ）、テクネチウム（Ｔ
ｃ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、オスミ
ウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉ
ｒ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、インジウム
（Ｉｎ）若しくは錫（Ｓｎ）のいずれかの金属の酸化物
膜又はこれらの金属の合金の酸化物膜を用いることがで
きる。
造方法において、導電性金属酸化物膜には、モリブデン
（Ｍｏ）、タングステン（Ｗ）、テクネチウム（Ｔ
ｃ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、オスミ
ウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉ
ｒ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、インジウム
（Ｉｎ）若しくは錫（Ｓｎ）のいずれかの金属の酸化物
膜又はこれらの金属の合金の酸化物膜を用いることがで
きる。
【００３６】
【発明の実施の形態】以下、図面を参照して、本発明の
各実施形態について説明する。まず、本発明の第１実施
形態について、図１を参照して説明する。本実施形態
は、本発明をゲート電極に採用した場合の例を示したも
のである。
各実施形態について説明する。まず、本発明の第１実施
形態について、図１を参照して説明する。本実施形態
は、本発明をゲート電極に採用した場合の例を示したも
のである。
【００３７】図１（Ａ）は、導電性金属酸化物膜をゲー
ト電極に採用する場合の例を示したものである。まず、
単結晶のシリコン基板１１上に、熱酸化により薄いシリ
コン酸化膜１２（膜厚４ｎｍ）を形成した。続いて、Ｉ
ｒをターゲットとし、ＡｒとＯ2 をスパッタリングガス
として用い、反応性スパッタリング法によって酸化イリ
ジウム膜１３（膜厚１０ｎｍ）を堆積した。
ト電極に採用する場合の例を示したものである。まず、
単結晶のシリコン基板１１上に、熱酸化により薄いシリ
コン酸化膜１２（膜厚４ｎｍ）を形成した。続いて、Ｉ
ｒをターゲットとし、ＡｒとＯ2 をスパッタリングガス
として用い、反応性スパッタリング法によって酸化イリ
ジウム膜１３（膜厚１０ｎｍ）を堆積した。
【００３８】この試料の断面を透過電子顕微鏡にて観察
した結果、シリコン酸化膜に変化は見られず、本構造が
極めて安定な構造であることが判った。これは、イリジ
ウム酸化物のように導電性金属酸化物の場合、導電性金
属酸化物膜自体に酸素が高濃度に含れているため、絶縁
膜と接触させても還元反応に伴う酸素の移動が金属酸化
物／絶縁膜界面では起きにくいためである。
した結果、シリコン酸化膜に変化は見られず、本構造が
極めて安定な構造であることが判った。これは、イリジ
ウム酸化物のように導電性金属酸化物の場合、導電性金
属酸化物膜自体に酸素が高濃度に含れているため、絶縁
膜と接触させても還元反応に伴う酸素の移動が金属酸化
物／絶縁膜界面では起きにくいためである。
【００３９】図１（Ｂ）は、導電性金属酸化物膜及びこ
の上の低抵抗金属膜からなる積層膜をゲート電極に採用
する場合の例を示したものである。図１（Ａ）と同様
に、単結晶のシリコン基板１１上に、熱酸化によりゲー
ト絶縁膜となる薄いシリコン酸化膜１２（膜厚４ｎｍ）
を形成し、Ｉｒをターゲットとし、ＡｒとＯ2 をスパッ
タリングガスとして用い、反応性スパッタリング法によ
って酸化イリジウム膜１３（膜厚１０ｎｍ）を堆積し
た。続いて、この酸化イリジウム膜１３上に、Ｍｏをタ
ーゲットとし、Ａｒをスパッタリングガスとして用い、
スパッタリング法によってモリブデン膜１４（膜厚１０
０ｎｍ）を堆積した。
の上の低抵抗金属膜からなる積層膜をゲート電極に採用
する場合の例を示したものである。図１（Ａ）と同様
に、単結晶のシリコン基板１１上に、熱酸化によりゲー
ト絶縁膜となる薄いシリコン酸化膜１２（膜厚４ｎｍ）
を形成し、Ｉｒをターゲットとし、ＡｒとＯ2 をスパッ
タリングガスとして用い、反応性スパッタリング法によ
って酸化イリジウム膜１３（膜厚１０ｎｍ）を堆積し
た。続いて、この酸化イリジウム膜１３上に、Ｍｏをタ
ーゲットとし、Ａｒをスパッタリングガスとして用い、
スパッタリング法によってモリブデン膜１４（膜厚１０
０ｎｍ）を堆積した。
【００４０】このように、酸化イリジウム膜等の導電性
金属酸化物膜上にモリブデン膜等の導電性金属酸化物膜
よりも導電率の高い高融点金属膜を積層することによ
り、図１（Ａ）のように導電性金属酸化物膜のみでゲー
ト電極を構成した場合に比べて、ゲート電極の抵抗を低
減することができる。したがって、ゲート酸化膜を劣化
させることなく、低抵抗のゲート電極を実現することが
できる。
金属酸化物膜上にモリブデン膜等の導電性金属酸化物膜
よりも導電率の高い高融点金属膜を積層することによ
り、図１（Ａ）のように導電性金属酸化物膜のみでゲー
ト電極を構成した場合に比べて、ゲート電極の抵抗を低
減することができる。したがって、ゲート酸化膜を劣化
させることなく、低抵抗のゲート電極を実現することが
できる。
【００４１】つぎに、本発明の第２実施形態について、
図２を参照して説明する。本実施形態は、本発明をゲー
ト電極に採用した場合のゲート電極パターンの作成工程
を示したものである。
図２を参照して説明する。本実施形態は、本発明をゲー
ト電極に採用した場合のゲート電極パターンの作成工程
を示したものである。
【００４２】まず、図２（ａ）に示すように、単結晶の
シリコン基板２１上に、熱酸化によりゲート絶縁膜とな
る薄いシリコン酸化膜２２（膜厚４ｎｍ）を形成した。
続いて、このシリコン酸化膜２２上に、Ｒｕをターゲッ
トとし、ＡｒとＯ2 をスパッタリングガスとして用い、
反応性スパッタリング法によって酸化ルテニウム膜２３
（膜厚１０ｎｍ）を堆積した。引き続き、Ｗをターゲッ
トとし、Ａｒをスパッタリングガスとして用い、スパッ
タリング法によってタングステン膜２４（膜厚１００ｎ
ｍ）を堆積した。さらに、このタングステン膜２４上
に、ＣＶＤ法によりシリコン窒化膜２５を２００ｎｍ堆
積した。その後、このシリコン窒化膜２５上に、スピン
コート法により約１μｍの膜厚でフオトレジストを塗布
し、これを露光・現像処理して０．１５μｍ幅のレジス
トパターン２６を形成した。
シリコン基板２１上に、熱酸化によりゲート絶縁膜とな
る薄いシリコン酸化膜２２（膜厚４ｎｍ）を形成した。
続いて、このシリコン酸化膜２２上に、Ｒｕをターゲッ
トとし、ＡｒとＯ2 をスパッタリングガスとして用い、
反応性スパッタリング法によって酸化ルテニウム膜２３
（膜厚１０ｎｍ）を堆積した。引き続き、Ｗをターゲッ
トとし、Ａｒをスパッタリングガスとして用い、スパッ
タリング法によってタングステン膜２４（膜厚１００ｎ
ｍ）を堆積した。さらに、このタングステン膜２４上
に、ＣＶＤ法によりシリコン窒化膜２５を２００ｎｍ堆
積した。その後、このシリコン窒化膜２５上に、スピン
コート法により約１μｍの膜厚でフオトレジストを塗布
し、これを露光・現像処理して０．１５μｍ幅のレジス
トパターン２６を形成した。
【００４３】つぎに、図２（ｂ）に示すように、レジス
トパターン２６をエッチングマスクとし、ＣＨＦ3 ／Ｃ
Ｆ4 混合ガスをエッチングガスとして用い、シリコン窒
化膜２５をエッチングした。その後、残存したレジスト
パターン２６を酸素プラズマアッシングを用いて除去す
ることにより、シリコン窒化膜２５からなるマスクパタ
ーンを得た。
トパターン２６をエッチングマスクとし、ＣＨＦ3 ／Ｃ
Ｆ4 混合ガスをエッチングガスとして用い、シリコン窒
化膜２５をエッチングした。その後、残存したレジスト
パターン２６を酸素プラズマアッシングを用いて除去す
ることにより、シリコン窒化膜２５からなるマスクパタ
ーンを得た。
【００４４】次に、図２（ｃ）に示すように、シリコン
窒化膜２５をエッチングマスクとして用い、ＳＦ6 ／Ｃ
ｌ2 混合ガスをエッチングガスとして、タングステン膜
２４をエッチングした。エッチング条件は、高周波印加
電力１．０Ｗ／ｃｍ2 、ガス圧力１０ｍＴｏｒｒ、流量
ＳＦ6 ／Ｃｌ2 ＝２０／３０ＳＣＣＭとし、下部電極温
度を４０℃に保持した。このとき、タングステン膜２４
は２００ｎｍ／ｍｉｎでエッチングされるのに対し、酸
化ルテニウム膜２３は１ｎｍ／ｍｉｎ未満の速度でエッ
チングされるため、このときのエッチングの選択比は１
００以上である。よって、タングステン膜２４のエッチ
ング時に下層にある酸化ルテニウム膜２３はほとんどエ
ッチングされずに残る。
窒化膜２５をエッチングマスクとして用い、ＳＦ6 ／Ｃ
ｌ2 混合ガスをエッチングガスとして、タングステン膜
２４をエッチングした。エッチング条件は、高周波印加
電力１．０Ｗ／ｃｍ2 、ガス圧力１０ｍＴｏｒｒ、流量
ＳＦ6 ／Ｃｌ2 ＝２０／３０ＳＣＣＭとし、下部電極温
度を４０℃に保持した。このとき、タングステン膜２４
は２００ｎｍ／ｍｉｎでエッチングされるのに対し、酸
化ルテニウム膜２３は１ｎｍ／ｍｉｎ未満の速度でエッ
チングされるため、このときのエッチングの選択比は１
００以上である。よって、タングステン膜２４のエッチ
ング時に下層にある酸化ルテニウム膜２３はほとんどエ
ッチングされずに残る。
【００４５】つぎに、図２（ｄ）に示すように、シリコ
ン窒化膜２５およびタングステン膜２４をエッチングマ
スクとして用い、Ｏ2 ／Ｃｌ2 混合ガスをエッチングガ
スとして、酸化ルテニウム膜２３をエッチングした。エ
ッチング条件は、高周波印加電力１．ＯＷ／ｃｍ2 、ガ
ス圧力４０ｍＴｏｒｒ、流量Ｏ2 ／Ｃｌ2 ＝９０／１０
ＳＣＣＭとし、下部電極温度を６０℃に保持した。この
とき、酸化ルテニウム膜２３は１００ｎｍ／ｍｉｎでエ
ッチングされるのに対し、シリコン酸化膜２２は１ｎｍ
／ｍｉｎ未満の速度でエッチングされるため、このとき
の選択比は１００以上である。よって、酸化ルテニウム
膜２３のエッチング時に下層にあるシリコン酸化膜２２
はほとんどエッチングされない。
ン窒化膜２５およびタングステン膜２４をエッチングマ
スクとして用い、Ｏ2 ／Ｃｌ2 混合ガスをエッチングガ
スとして、酸化ルテニウム膜２３をエッチングした。エ
ッチング条件は、高周波印加電力１．ＯＷ／ｃｍ2 、ガ
ス圧力４０ｍＴｏｒｒ、流量Ｏ2 ／Ｃｌ2 ＝９０／１０
ＳＣＣＭとし、下部電極温度を６０℃に保持した。この
とき、酸化ルテニウム膜２３は１００ｎｍ／ｍｉｎでエ
ッチングされるのに対し、シリコン酸化膜２２は１ｎｍ
／ｍｉｎ未満の速度でエッチングされるため、このとき
の選択比は１００以上である。よって、酸化ルテニウム
膜２３のエッチング時に下層にあるシリコン酸化膜２２
はほとんどエッチングされない。
【００４６】以上のように、酸化ルテニウム膜等の導電
性金属酸化物膜及びタングステン膜等の高融点金属膜か
らなる積層構造をゲート電極に採用した場合、各層をエ
ッチングする際に、被エッチング材料膜とその下層にあ
る材料膜との間に高いエッチング選択比が得られる。し
たがって、本積層構造は、ゲート酸化膜の薄膜化に対し
ても十分に適用可能である。
性金属酸化物膜及びタングステン膜等の高融点金属膜か
らなる積層構造をゲート電極に採用した場合、各層をエ
ッチングする際に、被エッチング材料膜とその下層にあ
る材料膜との間に高いエッチング選択比が得られる。し
たがって、本積層構造は、ゲート酸化膜の薄膜化に対し
ても十分に適用可能である。
【００４７】なお、本実施形態では、導電性金属酸化物
膜のエッチングガスにＯ2 ／Ｃｌ2混合ガスを用いた
が、あくまで導電性金属酸化物膜のエッチャントとして
酸素原子を含むガスを使用することが重要である。Ｃｌ
2 ガスは蒸気圧の高い金属過酸化物を形成する際の補助
的な役割を果たすものであり、微量に添加すればよい。
したがって、酸素を含むガス単体でも導電性金属酸化物
膜のエッチングは可能である。
膜のエッチングガスにＯ2 ／Ｃｌ2混合ガスを用いた
が、あくまで導電性金属酸化物膜のエッチャントとして
酸素原子を含むガスを使用することが重要である。Ｃｌ
2 ガスは蒸気圧の高い金属過酸化物を形成する際の補助
的な役割を果たすものであり、微量に添加すればよい。
したがって、酸素を含むガス単体でも導電性金属酸化物
膜のエッチングは可能である。
【００４８】酸素原子を含むガスとしては、Ｏ2 以外
に、一酸化窒素（ＮＯ）、亜酸化窒素（ＮＯ2 ）、オゾ
ン（Ｏ3 ）、一酸化炭素（ＣＯ）、二酸化炭素（ＣＯ
2 ）等を用いることが可能である。また、これら酸素原
子を含むガスの混合ガスを使用しても良い。
に、一酸化窒素（ＮＯ）、亜酸化窒素（ＮＯ2 ）、オゾ
ン（Ｏ3 ）、一酸化炭素（ＣＯ）、二酸化炭素（ＣＯ
2 ）等を用いることが可能である。また、これら酸素原
子を含むガスの混合ガスを使用しても良い。
【００４９】補助的な役割をする添加ガスとしては、塩
素（Ｃｌ2 ）の他に、六フッ化硫黄（ＳＦ6 ）、フロン
（ＣＦ4 ）、四塩化炭素（ＣＣｌ4 ）等のハロゲン原子
を含むガスが挙げられ、これらの混合ガスとして用いる
ことも可能である。
素（Ｃｌ2 ）の他に、六フッ化硫黄（ＳＦ6 ）、フロン
（ＣＦ4 ）、四塩化炭素（ＣＣｌ4 ）等のハロゲン原子
を含むガスが挙げられ、これらの混合ガスとして用いる
ことも可能である。
【００５０】つぎに、本発明の第３実施形態について、
図３を参照して説明する。本実施形態は、本発明をＭＯ
Ｓトランジスタに採用した場合の製造工程を示したもの
である。
図３を参照して説明する。本実施形態は、本発明をＭＯ
Ｓトランジスタに採用した場合の製造工程を示したもの
である。
【００５１】まず、図３（ａ）に示すように、単結晶の
シリコン基板３１上に、素子分離領域３２及ぴゲート酸
化膜３３（膜厚４ｎｍ）を形成した。続いて、反応性ス
パッタリング法によって、酸化ルテニウム膜又は酸化オ
スミウム膜からなる導電性金属酸化物膜３４（膜厚５ｎ
ｍ）を堆積した。引き続き、この導電性金属酸化物膜３
４上に、スパッタリング法によってタングステン膜３５
（膜厚１００ｎｍ）を堆積した。この後、タングステン
膜３５上に、ＣＶＤ法によりシリコン窒化膜３６（膜厚
２００ｎｍ）を堆積した。続いて、このシリコン窒化膜
３６上にフォトレジスト（膜厚１μｍ）をスピンコート
法により塗布し、このフォトレジストをフォトマスクを
通して露光した後、現像を行い、０．１５μｍ幅のレジ
ストパターン３７を形成した。
シリコン基板３１上に、素子分離領域３２及ぴゲート酸
化膜３３（膜厚４ｎｍ）を形成した。続いて、反応性ス
パッタリング法によって、酸化ルテニウム膜又は酸化オ
スミウム膜からなる導電性金属酸化物膜３４（膜厚５ｎ
ｍ）を堆積した。引き続き、この導電性金属酸化物膜３
４上に、スパッタリング法によってタングステン膜３５
（膜厚１００ｎｍ）を堆積した。この後、タングステン
膜３５上に、ＣＶＤ法によりシリコン窒化膜３６（膜厚
２００ｎｍ）を堆積した。続いて、このシリコン窒化膜
３６上にフォトレジスト（膜厚１μｍ）をスピンコート
法により塗布し、このフォトレジストをフォトマスクを
通して露光した後、現像を行い、０．１５μｍ幅のレジ
ストパターン３７を形成した。
【００５２】つぎに、図３（ｂ）に示すように、ドライ
エッチング装置を用いて、レジストパターン３７をマス
クとしてシリコン窒化膜３６をエッチングした。残存し
たレジストパターン３７は、Ｏ2 アッシングにより剥離
した。続いて、シリコン窒化膜３６をエッチングマスク
として用い、タングステン膜３５を異方性エッチングし
た。このとき、図２に示した第２実施形態と同様に、タ
ングステン膜３５を導電性金属酸化物膜３４に対して高
選択比でエッチングする。続いて、シリコン窒化膜３６
及びタングステン膜３５をエッチングマスクとして用
い、導電性金属酸化物膜３４を異方性エッチングした。
このとき、図２に示した第２実施形態と同様に、導電性
金属酸化物膜３４をシリコン酸化膜３３に対して高選択
比でエッチングする。
エッチング装置を用いて、レジストパターン３７をマス
クとしてシリコン窒化膜３６をエッチングした。残存し
たレジストパターン３７は、Ｏ2 アッシングにより剥離
した。続いて、シリコン窒化膜３６をエッチングマスク
として用い、タングステン膜３５を異方性エッチングし
た。このとき、図２に示した第２実施形態と同様に、タ
ングステン膜３５を導電性金属酸化物膜３４に対して高
選択比でエッチングする。続いて、シリコン窒化膜３６
及びタングステン膜３５をエッチングマスクとして用
い、導電性金属酸化物膜３４を異方性エッチングした。
このとき、図２に示した第２実施形態と同様に、導電性
金属酸化物膜３４をシリコン酸化膜３３に対して高選択
比でエッチングする。
【００５３】つぎに、図３（ｃ）に示すように、イオン
注入等により浅い不純物拡散層３８を形成した。続い
て、シリコン窒化膜を用いてゲート電極の側壁絶縁膜３
９を形成した。
注入等により浅い不純物拡散層３８を形成した。続い
て、シリコン窒化膜を用いてゲート電極の側壁絶縁膜３
９を形成した。
【００５４】つぎに、図３（ｄ）に示すように、イオン
注入等により深い不純物拡散層４０を形成した。続い
て、ソース／ドレイン部分のゲート酸化膜を希釈したフ
ッ酸水溶液にて除去した後、スパッタリング法によって
チタン膜（膜厚２０ｎｍ）を堆積した。続いて、例えば
９００℃で２０秒間、窒素雰囲気中で加熱処理を行い、
ＭＯＳ型トランジスタのソース・ドレイン部分にシリサ
イド層４１を形成した。この後、素子分離領域３２上、
シリコン窒化膜３６上及び側壁絶縁膜３９上の未反応チ
タンを、硫酸と過酸化水素水系の薬液によって取り除い
た。
注入等により深い不純物拡散層４０を形成した。続い
て、ソース／ドレイン部分のゲート酸化膜を希釈したフ
ッ酸水溶液にて除去した後、スパッタリング法によって
チタン膜（膜厚２０ｎｍ）を堆積した。続いて、例えば
９００℃で２０秒間、窒素雰囲気中で加熱処理を行い、
ＭＯＳ型トランジスタのソース・ドレイン部分にシリサ
イド層４１を形成した。この後、素子分離領域３２上、
シリコン窒化膜３６上及び側壁絶縁膜３９上の未反応チ
タンを、硫酸と過酸化水素水系の薬液によって取り除い
た。
【００５５】このように、導電性金属酸化物膜及び高融
点金属膜からなる積層構造をゲート電極に採用すること
により、ゲート酸化膜とゲート電極との界面で還元反応
に伴う酸素の移動が生じにくいため、ゲート電極とゲー
ト絶縁膜との界面の信頼性や制御性を向上させることが
可能となる。また、各層をエッチングする際に、被エッ
チング材料膜とその下層にある材料膜との間に高いエッ
チング選択比が得られるので、ゲート酸化膜の薄膜化に
対しても十分に適用可能となる。
点金属膜からなる積層構造をゲート電極に採用すること
により、ゲート酸化膜とゲート電極との界面で還元反応
に伴う酸素の移動が生じにくいため、ゲート電極とゲー
ト絶縁膜との界面の信頼性や制御性を向上させることが
可能となる。また、各層をエッチングする際に、被エッ
チング材料膜とその下層にある材料膜との間に高いエッ
チング選択比が得られるので、ゲート酸化膜の薄膜化に
対しても十分に適用可能となる。
【００５６】つぎに、本発明の第４実施形態について、
図４を参照して説明する。本実施形態は、本発明をＤＲ
ＡＭに適用した場合の構成例を示したものである。すで
に説明した各実施形態では、ＭＯＳトランジスタのゲー
ト電極を導電性金属酸化物膜又は導電性金属酸化物膜及
びこの上の金属膜からなる積層膜で構成した場合につい
て説明し、ゲート電極どおしを接続するゲート配線につ
いては特に説明しなかった。そこで、本実施形態では、
ゲート配線にも同様の構造を適用した場合の例について
説明している。
図４を参照して説明する。本実施形態は、本発明をＤＲ
ＡＭに適用した場合の構成例を示したものである。すで
に説明した各実施形態では、ＭＯＳトランジスタのゲー
ト電極を導電性金属酸化物膜又は導電性金属酸化物膜及
びこの上の金属膜からなる積層膜で構成した場合につい
て説明し、ゲート電極どおしを接続するゲート配線につ
いては特に説明しなかった。そこで、本実施形態では、
ゲート配線にも同様の構造を適用した場合の例について
説明している。
【００５７】図４（Ａ）はＤＲＡＭの構成を示した等価
回路図、図４（Ｂ）はＤＲＡＭの平面的構成を模式的に
示した図、図４（Ｃ）はＤＲＡＭの断面的構成を模式的
に示した図である。
回路図、図４（Ｂ）はＤＲＡＭの平面的構成を模式的に
示した図、図４（Ｃ）はＤＲＡＭの断面的構成を模式的
に示した図である。
【００５８】５１はマトリクス状に配列したＭＯＳトラ
ンジスタ、５２は各ＭＯＳトランジスタのソースに接続
された記憶用のキャパシタ、５３はワード線、５４はビ
ット線である。
ンジスタ、５２は各ＭＯＳトランジスタのソースに接続
された記憶用のキャパシタ、５３はワード線、５４はビ
ット線である。
【００５９】ワード線５３は、ＭＯＳトランジスタ５１
のゲート電極どおしを共通に接続するゲート配線５３ａ
と、複数のコンタクト５５を介してゲート配線５３ａに
接続された上部配線５３ｂ（例えばアルミニウムを用い
て構成される）とによって構成されている。そして、互
いに隣り合ったコンタクト５５間には、少なくとも２個
以上のＭＯＳトランジスタ５５が配置されている。
のゲート電極どおしを共通に接続するゲート配線５３ａ
と、複数のコンタクト５５を介してゲート配線５３ａに
接続された上部配線５３ｂ（例えばアルミニウムを用い
て構成される）とによって構成されている。そして、互
いに隣り合ったコンタクト５５間には、少なくとも２個
以上のＭＯＳトランジスタ５５が配置されている。
【００６０】ＭＯＳトランジスタ５１のゲート電極及び
ゲート電極どおしを接続するゲート配線５３ａは、導電
性金属酸化物膜５３a2及びこの上の金属膜５３a1からな
る積層膜で構成されている。この積層構造の構成材料や
形成方法等は、すでに説明した各実施形態と基本的には
同様である。
ゲート電極どおしを接続するゲート配線５３ａは、導電
性金属酸化物膜５３a2及びこの上の金属膜５３a1からな
る積層膜で構成されている。この積層構造の構成材料や
形成方法等は、すでに説明した各実施形態と基本的には
同様である。
【００６１】５６はＭＯＳトランジスタ５１のソース・
ドレイン、５７はＭＯＳトランジスタ５１のドレインと
ビット線５４とを接続するコンタクト、５８はゲート絶
縁膜、５９は素子分離領域、６０は層間絶縁膜である。
ドレイン、５７はＭＯＳトランジスタ５１のドレインと
ビット線５４とを接続するコンタクト、５８はゲート絶
縁膜、５９は素子分離領域、６０は層間絶縁膜である。
【００６２】ワード線５３をゲート配線５３ａ及び上部
配線５３ｂとの２層構成とするのは、ワード線５３の抵
抗値を低減してワード線各部における遅延時間を低減す
るためである。本実施形態のように、ゲート配線５３ａ
を導電性金属酸化物膜５３a2及びこの上の金属膜５３a1
からなる積層構造で構成することにより、ゲート配線５
３ａの低抵抗化をはかることができるため、ゲート配線
５３ａでの遅延時間を低減することが可能となる。この
ようにゲート配線５３ａでの遅延時間が低減されれば、
その分互いに隣り合ったコンタクト間を接続するゲート
配線５３ａを長くすることができる。言い換えると、互
いに隣り合ったコンタクト５５間に配置されるＭＯＳト
ランジスタ５５の総数を多くすることができる。したが
って、１行当たりのコンタクト５５の数を低減すること
ができ、ＤＲＡＭの高集積化を達成することができる。
配線５３ｂとの２層構成とするのは、ワード線５３の抵
抗値を低減してワード線各部における遅延時間を低減す
るためである。本実施形態のように、ゲート配線５３ａ
を導電性金属酸化物膜５３a2及びこの上の金属膜５３a1
からなる積層構造で構成することにより、ゲート配線５
３ａの低抵抗化をはかることができるため、ゲート配線
５３ａでの遅延時間を低減することが可能となる。この
ようにゲート配線５３ａでの遅延時間が低減されれば、
その分互いに隣り合ったコンタクト間を接続するゲート
配線５３ａを長くすることができる。言い換えると、互
いに隣り合ったコンタクト５５間に配置されるＭＯＳト
ランジスタ５５の総数を多くすることができる。したが
って、１行当たりのコンタクト５５の数を低減すること
ができ、ＤＲＡＭの高集積化を達成することができる。
【００６３】また、素子分離領域等の下地絶縁膜上には
密着性のよい導電性金属酸化物膜が形成されることにな
るため、下地絶縁膜上に直接金属膜を形成してゲート配
線を構成した場合に比べ、ゲート配線の下地絶縁膜との
密着性を向上させることが可能となる。
密着性のよい導電性金属酸化物膜が形成されることにな
るため、下地絶縁膜上に直接金属膜を形成してゲート配
線を構成した場合に比べ、ゲート配線の下地絶縁膜との
密着性を向上させることが可能となる。
【００６４】本実施形態ではゲート配線にもゲート電極
と同様の積層構造を適用した場合の一例としてＤＲＡＭ
を用いて説明したが、その他のメモリやロジック等の半
導体集積回路にも同様に適用可能である。
と同様の積層構造を適用した場合の一例としてＤＲＡＭ
を用いて説明したが、その他のメモリやロジック等の半
導体集積回路にも同様に適用可能である。
【００６５】なお、以上説明した各実施形態において、
導電性金属酸化物膜には、モリブデン（Ｍｏ）、タング
ステン（Ｗ）、テクネチウム（Ｔｃ）、レニウム（Ｒ
ｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジ
ウム（Ｒｈ）、イリジウム（Ｉｒ）、パラジウム（Ｐ
ｄ）、白金（Ｐｔ）、インジウム（Ｉｎ）若しくは錫
（Ｓｎ）のいずれかの金属の酸化物膜又はこれらの金属
の合金の酸化物膜等を用いることができる。
導電性金属酸化物膜には、モリブデン（Ｍｏ）、タング
ステン（Ｗ）、テクネチウム（Ｔｃ）、レニウム（Ｒ
ｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジ
ウム（Ｒｈ）、イリジウム（Ｉｒ）、パラジウム（Ｐ
ｄ）、白金（Ｐｔ）、インジウム（Ｉｎ）若しくは錫
（Ｓｎ）のいずれかの金属の酸化物膜又はこれらの金属
の合金の酸化物膜等を用いることができる。
【００６６】また、以上説明した各実施形態において、
導電性金属酸化物膜上の金属膜には、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト
（Ｃｏ）、クロム（Ｃｒ）、亜鉛（Ｚｎ）等の高融点金
属又はこれらの合金等を用いることができる。また、こ
れら高融点金属の窒化物、炭化物、ホウ化物等を用いる
ことも可能である。さらに、高融点金属に限らず、銅
（Ｃｕ）やアルミニウム（Ａｌ）或いはこれら金属の合
金を用いることも可能である。
導電性金属酸化物膜上の金属膜には、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト
（Ｃｏ）、クロム（Ｃｒ）、亜鉛（Ｚｎ）等の高融点金
属又はこれらの合金等を用いることができる。また、こ
れら高融点金属の窒化物、炭化物、ホウ化物等を用いる
ことも可能である。さらに、高融点金属に限らず、銅
（Ｃｕ）やアルミニウム（Ａｌ）或いはこれら金属の合
金を用いることも可能である。
【００６７】さらに、以上説明した各実施形態では、ゲ
ート絶縁膜としてシリコン酸化膜を選んだが、シリコン
窒化膜、シリコン窒化酸化膜、タンタル酸化膜、チタン
酸ストロンチウム等の高誘電率を有する膜を用いるよう
にしてもよい。その他、本発明はその趣旨を逸脱しない
範囲内において種々変形して実施可能である。
ート絶縁膜としてシリコン酸化膜を選んだが、シリコン
窒化膜、シリコン窒化酸化膜、タンタル酸化膜、チタン
酸ストロンチウム等の高誘電率を有する膜を用いるよう
にしてもよい。その他、本発明はその趣旨を逸脱しない
範囲内において種々変形して実施可能である。
【００６８】
【発明の効果】本発明における半導体装置では、ゲート
電極やゲート配線を導電性金属酸化物膜又は導電性金属
酸化物膜及びこの上の金属膜からなる積層膜で構成し
た。したがって、導電性金属酸化物膜がゲート絶縁膜上
に形成されるため、ゲート電極とゲート絶縁膜との界面
の信頼性や制御性を向上させることが可能となる。ま
た、下地絶縁膜上に導電性金属酸化物膜が形成されるこ
とから、ゲート電極やゲート配線の下地絶縁膜との密着
性を向上させることが可能になる。さらに、ゲート電極
やゲート配線を前記積層膜で構成した場合には、ゲート
電極やゲート配線の低抵抗化をはかることが可能とな
る。
電極やゲート配線を導電性金属酸化物膜又は導電性金属
酸化物膜及びこの上の金属膜からなる積層膜で構成し
た。したがって、導電性金属酸化物膜がゲート絶縁膜上
に形成されるため、ゲート電極とゲート絶縁膜との界面
の信頼性や制御性を向上させることが可能となる。ま
た、下地絶縁膜上に導電性金属酸化物膜が形成されるこ
とから、ゲート電極やゲート配線の下地絶縁膜との密着
性を向上させることが可能になる。さらに、ゲート電極
やゲート配線を前記積層膜で構成した場合には、ゲート
電極やゲート配線の低抵抗化をはかることが可能とな
る。
【００６９】また、本発明における半導体装置の製造方
法では、導電性金属酸化物膜をゲート絶縁膜上に形成す
ることにより、ゲート電極とゲート絶縁膜との界面の信
頼性や制御性を向上させることが可能になるとともに、
導電性金属酸化物膜や金属膜を下層側の膜に対して高選
択比でエッチングを行うことができるため、ゲート電極
を精度よく加工することが可能となる。
法では、導電性金属酸化物膜をゲート絶縁膜上に形成す
ることにより、ゲート電極とゲート絶縁膜との界面の信
頼性や制御性を向上させることが可能になるとともに、
導電性金属酸化物膜や金属膜を下層側の膜に対して高選
択比でエッチングを行うことができるため、ゲート電極
を精度よく加工することが可能となる。
【図１】本発明の第１実施形態を示した図。
【図２】本発明の第２実施形態に係る製造工程を示した
図。
図。
【図３】本発明の第３実施形態に係る製造工程を示した
図。
図。
【図４】本発明の第４実施形態を示した図。
【図５】従来技術を示した図。
【図６】従来技術を示した図。
【図７】従来技術の問題点を示した図。
１１、２１、３１…半導体基板 １２、２２、３３…ゲート酸化膜（ゲート絶縁膜） １３、２３、３４…導電性金属酸化物膜 １４、２４、３５…金属膜 ５１…ＭＯＳトランジスタ ５２…キャパシタ ５３…ワード線 ５３ａ…ゲート配線 ５３ｂ…上部配線 ５３a1…金属膜 ５３a2…導電性金属酸化物膜 ５４…ビット線 ５５…コンタクト ５８…ゲート絶縁膜
Claims (9)
- 【請求項１】 ゲート電極を導電性金属酸化物膜又は導
電性金属酸化物膜及びこの上の金属膜からなる積層膜で
構成したことを特徴とする半導体装置。 - 【請求項２】 ゲート電極及びゲート電極どおしを接続
するゲート配線を導電性金属酸化物膜又は導電性金属酸
化物膜及びこの上の金属膜からなる積層膜で構成したこ
とを特徴とする半導体装置。 - 【請求項３】 半導体基板上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成され導電性金属酸化物膜
又は導電性金属酸化物膜及びこの上の金属膜からなる積
層膜で構成されたゲート電極と、前記半導体基板の前記
ゲート電極の両端に対応した領域に形成されたソース・
ドレインとからなるＭＯＳトランジスタを有することを
特徴とする半導体装置。 - 【請求項４】 マトリクス状に配列された複数のＭＯＳ
トランジスタと、これら複数のＭＯＳトランジスタの各
ソースに接続された複数のキャパシタと、行方向に配列
された前記複数のＭＯＳトランジスタのゲート電極どお
しを接続する複数のワード線と、列方向に配列された前
記複数のＭＯＳトランジスタのドレインどおしを接続す
る複数のビット線とを有し、 前記ゲート電極と同一の構成膜を用いて構成され複数の
前記ＭＯＳトランジスタのゲート電極どおしを共通に接
続するゲート配線と、複数のコンタクトを介して前記ゲ
ート配線に接続された上部配線とにより前記ワード線が
構成され、互いに隣り合った前記コンタクト間に少なく
とも２個以上の前記ＭＯＳトランジスタが設けられた半
導体装置において、 前記ゲート電極及び前記ゲート配線が導電性金属酸化物
膜又は導電性金属酸化物膜及びこの上の金属膜からなる
積層膜で構成されているを特徴とする半導体装置。 - 【請求項５】 前記導電性金属酸化物膜は、モリブデン
（Ｍｏ）、タングステン（Ｗ）、テクネチウム（Ｔ
ｃ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、オスミ
ウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉ
ｒ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、インジウム
（Ｉｎ）若しくは錫（Ｓｎ）のいずれかの金属の酸化物
膜又はこれらの金属の合金の酸化物膜であることを特徴
とする請求項１乃至４のいずれかに記載の半導体装置。 - 【請求項６】 半導体基板上のゲート絶縁膜上に導電性
金属酸化物膜又は導電性金属酸化物膜及びこの上の金属
膜からなる積層膜を用いたゲート構成膜を形成する工程
と、このゲート構成膜をエッチングする工程とにより、
ＭＯＳトランジスタのゲート電極を形成することを特徴
とする半導体装置の製造方法。 - 【請求項７】 半導体基板上のゲート絶縁膜上に導電性
金属酸化物膜を形成する工程と、この導電性金属酸化物
膜上に金属膜を形成する工程と、この金属膜を前記導電
性金属酸化物膜に対して選択的にエッチングして前記導
電性金属酸化物膜を露出させる工程と、この露出した前
記導電性金属酸化物膜を前記ゲート絶縁膜に対して選択
的にエッチングする工程とにより、ＭＯＳトランジスタ
のゲート電極を形成することを特徴とする半導体装置の
製造方法。 - 【請求項８】 前記導電性金属酸化物膜を前記ゲート絶
縁膜に対して選択的にエッチングする工程は、酸素を含
むガスを用いてエッチングするものであることを特徴と
する請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記導電性金属酸化物膜は、モリブデン
（Ｍｏ）、タングステン（Ｗ）、テクネチウム（Ｔ
ｃ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、オスミ
ウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉ
ｒ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、インジウム
（Ｉｎ）若しくは錫（Ｓｎ）のいずれかの金属の酸化物
膜又はこれらの金属の合金の酸化物膜であることを特徴
とする請求項６乃至８のいずれかに記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8335709A JPH10173169A (ja) | 1996-12-16 | 1996-12-16 | 半導体装置及びその製造方法 |
| US08/988,554 US6214724B1 (en) | 1996-12-16 | 1997-12-11 | Semiconductor device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8335709A JPH10173169A (ja) | 1996-12-16 | 1996-12-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173169A true JPH10173169A (ja) | 1998-06-26 |
Family
ID=18291610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8335709A Pending JPH10173169A (ja) | 1996-12-16 | 1996-12-16 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6214724B1 (ja) |
| JP (1) | JPH10173169A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010059854A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체장치 및 그 제조방법 |
| JP2007103549A (ja) * | 2005-10-03 | 2007-04-19 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| KR100743618B1 (ko) * | 2000-12-29 | 2007-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 및 그 제조방법 |
| JP2008529274A (ja) * | 2005-01-26 | 2008-07-31 | フリースケール セミコンダクター インコーポレイテッド | Ｃｍｏｓプロセス用金属ゲート・トランジスタ及びその製造方法 |
| WO2011043116A1 (ja) * | 2009-10-05 | 2011-04-14 | 住友電気工業株式会社 | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7245018B1 (en) * | 1999-06-22 | 2007-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof |
| JP2002260951A (ja) * | 2000-12-28 | 2002-09-13 | Denso Corp | 積層型誘電素子及びその製造方法，並びに電極用ペースト材料 |
| US6762090B2 (en) * | 2001-09-13 | 2004-07-13 | Hynix Semiconductor Inc. | Method for fabricating a capacitor |
| US7019351B2 (en) * | 2003-03-12 | 2006-03-28 | Micron Technology, Inc. | Transistor devices, and methods of forming transistor devices and circuit devices |
| US7297602B2 (en) * | 2003-09-09 | 2007-11-20 | Sharp Laboratories Of America, Inc. | Conductive metal oxide gate ferroelectric memory transistor |
| US7378286B2 (en) * | 2004-08-20 | 2008-05-27 | Sharp Laboratories Of America, Inc. | Semiconductive metal oxide thin film ferroelectric memory transistor |
| KR101969291B1 (ko) * | 2010-02-26 | 2019-04-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US20140269046A1 (en) * | 2013-03-15 | 2014-09-18 | Micron Technology, Inc. | Apparatuses and methods for use in selecting or isolating memory cells |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358892A (en) * | 1993-02-11 | 1994-10-25 | Micron Semiconductor, Inc. | Etch stop useful in avoiding substrate pitting with poly buffered locos |
| US5472904A (en) * | 1994-03-02 | 1995-12-05 | Micron Technology, Inc. | Thermal trench isolation |
| KR0135691B1 (ko) * | 1994-07-20 | 1998-04-22 | 김주용 | 트랜지스터 및 그 제조방법 |
-
1996
- 1996-12-16 JP JP8335709A patent/JPH10173169A/ja active Pending
-
1997
- 1997-12-11 US US08/988,554 patent/US6214724B1/en not_active Expired - Lifetime
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| JP2008529274A (ja) * | 2005-01-26 | 2008-07-31 | フリースケール セミコンダクター インコーポレイテッド | Ｃｍｏｓプロセス用金属ゲート・トランジスタ及びその製造方法 |
| JP4685882B2 (ja) * | 2005-01-26 | 2011-05-18 | フリースケール セミコンダクター インコーポレイテッド | 半導体装置及びその製造方法 |
| JP2007103549A (ja) * | 2005-10-03 | 2007-04-19 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP4602214B2 (ja) * | 2005-10-03 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| WO2011043116A1 (ja) * | 2009-10-05 | 2011-04-14 | 住友電気工業株式会社 | 半導体装置 |
| US8963163B2 (en) | 2009-10-05 | 2015-02-24 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| US6214724B1 (en) | 2001-04-10 |
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