JP2008529274A - Ｃｍｏｓプロセス用金属ゲート・トランジスタ及びその製造方法 - Google Patents

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Abstract

半導体装置（１００）を形成する方法は、第一領域（１０４）を備える半導体基板と、第一領域上にゲート誘電体（１０８）を形成するステップと、ゲート誘電体上に導電性金属酸化物（１１０）を形成するステップと、導電性金属酸化物上に耐酸化バリア層（１１１）を形成するステップと、耐酸化バリア層上にキャッピング層（１１６）を形成するステップとを含む。一実施形態において、導電性金属酸化物はＩｒＯ２，ＭｏＯ２及びＲｕＯ２であり、耐酸化バリア層はＴｉＮを含む。

Description

本発明は、半導体製造プロセスの分野に係り、詳しくは、ＮＭＯＳ（ｎチャネル金属酸化物半導体）及びＰＭＯＳ（ｐチャネルＭＯＳ）デバイス用ゲート金属に関する。
ＣＭＯＳ（相補型金属−酸化物半導体)プロセスの分野において、金属及び酸化物の両方を含むゲートの使用が検討されている。二重金属ゲートプロセスにおいて、第一金属は、ＰＭＯＳデバイス用ゲート電極の形成に用いられ、別の第二金属は、ＮＭＯＳデバイス用のゲート電極の形成に用いられる。異なる金属を用いる理由として、各種のデバイスに応じて仕事関数を最適化することが挙げられる。仕事関数の変化は、閾値電圧（ＶＴ）に影響を及ぼす。ＰＭＯＳデバイスでは、その仕事関数がシリコン価電子帯端の５．２ｅＶ付近であることが望ましく、ＮＭＯＳデバイスでは、その仕事関数がシリコン伝導帯端の４．１ｅＶ付近であることが望ましい。
ゲート材料として導電性金属酸化物を使用する際の問題として、４５０℃を超える高温アニーリングの際に金属酸化物が酸素を失うことがある。望ましくない酸素の損失が、ゲートの仕事関数を変化させ、その結果、デバイスのＶＴを変化させてしまう。
従って、アニール処理の際の変化にも耐え得る二重ゲート金属を形成できる製造プロセスへの要求が高まっている。
本発明は、導電性ゲート酸化物上に耐酸化バリア層を備えることによって、高温アニーリングの際にゲート電極が酸素を失うという上記の問題を解消する。ゲート・サリサイドプロセスが従来の方法で形成されるように、耐酸化バリア層上にポリシリコン・キャッピング層が被着される。
これらの利点及び有益性は、各々の例示と併せて解釈すれば、以下の詳細な説明により容易に理解される。例示は、あらゆる点で実寸に基づき図示されていないが、縮尺の正確さは、本発明の理解には必要でないことに留意すべきである。更に、具体的に例示されない本発明の範囲に含まれる他の実施形態もあり得る。
本発明は、例示によって説明され、添付の図面に制限されない。図中、同じ部材番号は類似の要素を示す。
簡単さ及び明確さのために図面の要素が例示されており、必ずしも実寸に基づき図示されていないことは、当業者にとって明らかである。例えば、図中の幾つかの要素の寸法は、本発明の実施形態の理解を容易にするため、他の要素と比較して誇張されている。
図１〜図７は、本発明による半導体プロセスの一実施形態について様々な段階における断面図を示す。図１は、一部完成した半導体装置１００を示す。図１に示す半導体装置１００は、半導体基板１０２を備え、その内部には、第一ウェル１０４及び第二ウェル１０６が形成されている。通常、半導体基板１０２は、低濃度ドープｎ型又はｐ型の単結晶シリコンであるが、シリコン、ゲルマニウム及びシリコン・オン・インシュレータ（ＳＯＩ）などの他の半導体材料を用いてもよい。図示の実施形態の半導体装置１００は、ツインウェルプロセスにより製造される。そのツインウェルプロセスでは、第一導電型のデバイスが形成される基板１０２の部分に第一ウェル１０４が選択的に注入され、別の対照的な第二導電型のトランジスタが形成される基板１０２の領域に第二ウェル１０６が選択的に注入される。ツインウェルプロセスの一実施形態において、第一ウェル１０４は、第一ウェル１０４の導電型とタブとが正反対である図示しないタブ内に封入される。別の実施形態において、基板１０２は、高濃度ドープ・バルク上に形成された低濃度ドープ・エピタキシャル層を備えている。例えば、一実施形態において、基板１０２の図示部分はｐ＋バルク上に形成されたｐ−エピタキシャル層であり、第一ウェル１０４はｎ型にドープされ、第二ウェル１０６はｐ型にドープされている。ｎ型導電性構造は、リン又はヒ素などのｎ型不純物を半導体基板１０２に注入することにより形成されるが、ｐ型構造は、ホウ素などのｐ型不純物を注入することにより形成される。図１に示すように、第一ウェル１０４及び第二ウェル１０６は、トレンチ分離構造体１１２によって互いに隔離されている。トレンチ隔離構造体１１２は、誘電体などの絶縁体からなる。トレンチ隔離構造体１１２は、酸化物、窒化物又は他の適切な電気絶縁体材料からなる。好適な実施形態において、トレンチ隔離構造体１１２は二酸化ケイ素からなる。
ゲート誘電体１０８は、基板１０２の第一ウェル１０４及び第二ウェル１０６上に形成されている。一実施形態において、ゲート誘電体１０８は、好ましくは１０ｎｍ未満の厚さを有し、かつ従来の方法により熱形成された二酸化ケイ素又は酸窒化ケイ素からなる。別の実施形態において、ゲート誘電体１０８は、第一又は第二遷移金属酸化物、又は希土類酸化物材料などの別のゲート材料から形成してもよい。このような別のゲート誘電体は、高い誘電率（Ｋ）に適しており、被膜の電気特性及び容量特性に悪影響を及ぼすことなく、より大きい厚さを有するゲート誘電体層の使用を可能にする。一つの好適な高Ｋゲート誘電体として、酸化ハフニウム（ＨｆＯ２）が挙げられる。別のゲート誘電体として、ジルコニウム、ハフニウム、アルミニウム、ランタン、ストロンチウム、タンタル、チタン、ケイ素及びそれらの組み合わせから選択された適切な遷移金属酸化物複合材料を用いてもよい。ケイ酸ハフニウム（ＨｆｘＳｉｙＯｚ）、アルミン酸ハフニウム（ＨｆｘＡｌｙＯｚ）及びチタン酸ハフニウム（ＨｆｘＴｉｙＯｚ）などの遷移金属ケイ酸塩やアルミン酸塩を、ゲート誘電体として用いてもよい。
更に、図１に示すように、第一金属型の導電性金属酸化物１１０が、ゲート誘電体１０８上に被着される。以下でより詳細に説明するように、第一金属１１０は、半導体基板１０２の部分から選択的に除去される。その半導体基板１０２では、他の導電型のトランジスタが配置される箇所にのみ導電性金属酸化物１１０が存在するようにある種の導電型のトランジスタが製造される。好ましくは、導電性金属酸化物１１０は、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ)又は分子線堆積（ＭＢＤ)プロセスにより被着され、ゲート誘電体１０８の一体性を保護する。別の実施形態において、第一金属１１０は、スパッタプロセスにより物理的に蒸着される。導電性金属酸化物１１０が最終的にｐ型トランジスタ上に残存する実施形態において（すなわち、図１に示すようにデバイス１００の左半分にＰＭＯＳデバイスが形成される場合）、基板１０２がシリコンからなる場合、第一金属型は、シリコンの価電子帯（即ち、約５．１ｅＶの仕事関数)付近の仕事関数を有することが望ましい。導電性金属酸化物１１０は、Ｉｒ，Ｍｏ，Ｒｕ，Ｗ，Ｏｓ，Ｎｂ，Ｔｉ，Ｖ，Ｎｉ及びＲｅからなる群より選択された元素を含有する。
層１１０の被着後、層１１０の上方には、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ)及び原子層堆積（ＡＬＤ）によって、耐酸化バリア層１１１が被着される。バリア層１１１は、１ｎｍ〜５０ｎｍの厚さを有している。バリア層１１１は、連続絶縁酸化物層の形成に耐性を示すべきであり、ここでは、酸素源が導電性酸化物ゲート電極となる。高温時、導電性酸化物ゲート電極では、周囲の被膜へと酸素が失われる。高温は、例えば、高温アニール、被着又は他のプロセスによるものである。ゲート電極材料からあまりにも多くの酸素が失われると、ゲート電極の仕事関数が変化してしまう。更に、例えばポリシリコンなどの次のプロセスで形成される層へと導電性金属酸化物から酸素が失われる場合、バリア層１１１とポリシリコンとの間に絶縁誘電体層が形成される。その絶縁層によって、望ましくないキャパシタンスが、ゲート材料とポリシリコンキャップとの間に形成される。耐酸化バリア層１１１は、導電性金属酸化物とバリア層１１１上の層との間にバリアを形成する。耐酸化バリア層１１１は、導電性金属酸化物１１０から酸素が拡散するのを阻止し、バリア層１１１と導電性金属酸化物１１０との間の接触による酸化に対しても耐性を示す。
例示の実施形態において、バリア層１１１がＰＭＯＳデバイスの形成に用いられることに留意すべきである。しかし、当業者にとって、バリア層１１１と同様のバリア層をＮＭＯＳデバイスの形成に含めることは明らかである。
次に、図２に示すように、導電性金属酸化物１１０及び耐酸化層１１１の一部が、ウエット又はドライエッチングにより選択的に除去される。図示の実施形態において、層１１０、１１１の選択的な除去は、第二ウェル１０６の形成に使用するウェルマスクを用いたマスクとエッチングプロセスとによって行われる。この実施形態において、導電性金属酸化物１１０及び耐酸化バリア層１１１が第二ウェル１０６上から除去される（最終的には第二ウェル上に第二型のトランジスタが製造される)。従って、トランジスタの形成が完了した後、導電性金属酸化物１１０及びバリア層１１１は、第一導電型のトランジスタの構造内に残存するものの、導電性金属酸化物１１０及びバリア層１１１は、第二導電型のトランジスタには存在しなくなる。マスクの不整合が後のプロセス処理に悪影響を及ぼさないとの理由から、図２に示すように選択的に除去される導電性金属酸化物１１０及びバリア層１１１の部分を形成するための臨界寸法（ＣＤ)耐性マスクを使用する必要はない。
好適な実施形態において、第二導電型の領域（即ち、第二ウェル１０６上)から層１１０、１１１を除去するのに使用される多くの適切な金属エッチングがフォトレジスト・マスクをエッチング又は分解するため、酸化ケイ素又は窒化ケイ素硬質マスク（図示せず)が、層１１０及びバリア層１１１のパターン化に用いられる。つまり、金属エッチングに十分に耐えられるマスクが必要とされる。硬質マスクは、第二ウェル１０６の形成に使用されるものと同じマスクを用いてパターン化される。また、層１１０、１１１は、下方のゲート誘電体１０８を損傷させずに除去される。これは、適切なウェット、プラズマ又はガスエッチングによって達成される。
図３に示すように、金属１１４は、半導体基板１０２の第一ウェル１０４及び第二ウェル１０６上に形成され、それにより、バリア層１１１及びゲート誘電体１０８の露出部分を覆う。金属１１４は、導電性金属酸化物１１０に用いられる金属種とは異なる仕事関数を有する金属種からなる。導電性金属酸化物１１０に用いられる金属種が基板材料（例えば、シリコン)の価電子帯に近い仕事関数を有する実施形態において、金属１１４に用いられる金属種は、基板材料の伝導帯により近い仕事関数を有している。逆に、導電性金属酸化物１１０に用いられる金属種が基板材料の伝導帯に近い仕事関数を有する実施形態において、金属１１４に用いられる金属種は、基板材料の価電子帯に近い仕事関数を有している。
また、図３に示すように、導電性材料として被着されるか、又は後で導電性にされるシリコン含有層１１６が、金属１１４上に被着される。好適な実施形態において、シリコン含有層１１６は、ポリシリコン層又はポリシリコン・ゲルマニウム層であり、例えばゲート電極の適用に対し、その場でドープされるか、又は後にドープされて十分に導電性にされる。また、シリコン含有層１１６は、ドープ又は非ドープの無結晶系シリコン又はシリコン・ゲルマニウム層である。
金属１１４は、導電性金属酸化物１１０とほぼ同じ厚さに被着されることが好ましく、各金属層の厚さは、１０〜１０００オングストローム（１〜１００ｎｍ）である。シリコン含有層１１６は、好ましくは１００〜１５００オングストローム（１０〜１５０ｎｍ）の厚さに被着される。シリコン含有層の厚さは重要でないが、下記に示すように、厚さが大きいほど、より多くの縁辺部が後のスペーサ形成プロセスにおいて存在することになる。シリコン含有層の厚さは、変厚性のゲート・スタック層にすることができる。すなわち、特定のゲート構造を特定の総厚に制限すべきか、これを対象とすべきならば、シリコン含有層は、その厚さを得るように厚さが変化する層にすることができる。
反射防止膜（ＡＲＣ）１１８は、シリコン含有層１１６上に被着される。ＡＲＣ１１８は、好ましくは、シリコンリッチな窒化ケイ素層、有機ＡＲＣ、酸窒化シリコン又は特定のリソグラフィプロセスのＡＲＣ機能を果たす任意のＡＲＣ材料からなる。好適な実施形態において、ＡＲＣは、従来の技術によって約1ｎｍ〜２０ｎｍの厚さに被着される。
図４は、導電性金属酸化物層１１０、バリア層１１１、金属層１１４及びシリコン含有層１１６をパターン化するためのゲートマスク及びエッチングプロセスの結果、第一ウェル１０４上に第一ゲート１２０が形成され、第二ウェル１０６上に第二ゲート１２２が形成された後の半導体装置１００を示している。第一ゲート１２０は、ゲート誘電体１０８上の層１１０、層１１０上のバリア層１１１、及びバリア層１１１上に形成された第二金属１１４を含む。対照的に、第二ゲート１２２は、ゲート誘電体１０８と接触した第二金属１１４を含む。第一ゲート１２０及び第二ゲート１２２は、いずれもシリコン含有層１１６から形成された上部キャップを備える。また、ＡＲＣ層１１８は、最初に、ゲート・スタック・エッチング中にパターン化されるが、ゲート・エッチング後に完全に除去されるため、図４に示さない。シリコン含有層１１６は、後のエッチング及び洗浄中に金属ゲートを保護する機能を果たすため、ゲート上にＡＲＣ層をそのまま維持する必要はない。これは、ゲートとの接触を形成する接触エッチングプロセスの際にＡＲＣを後で別にエッチングする必要がなく、それに代えてウェットエッチングを使用することができるとの理由から、有利である。更に、ＡＲＣを完全に除去することで、ゲートの頂部をより強固にケイ素化することができる。
ゲート１２０、１２２は、フォトレジストによって同時にパターン化され、その後、エッチングされる。ゲートは様々な高さを有しているため、図４に示すように、ゲート誘電体１０８に至るまで下方へとゲートをエッチングするため、ゲート化学エッチングを選択すべきである。例示の実施形態において、ゲート・エッチングは、ゲート誘電体１０８を除去しない。
図４に示すように、第一ゲート１２０及び第二ゲート１２２のパターン化後、第一スペーサ１２４が両ゲートの側面に沿って形成される。好適な実施形態において、第一スペーサ１２４は、窒化ケイ素の薄層（１００〜３００オングストローム即ち１０〜３０ｎｍ)を被着した後、窒化ケイ素がゲートの側壁に沿ってのみ残存するようにウェハを異方性エッチングすることにより形成される。エッチングの結果、得られるスペーサは、図４に示すように、各ゲートの底部付近の最大厚さ、即ち、幅が約５０〜２００オングストローム（５〜２０ｎｍ)となるテーパ状を有している。例示の実施形態において、第一スペーサ１２４は、後の注入マスクの除去の際に、金属ゲートをエッチングから保護する機能を果たす。先に述べたように、フォトレジスト・マスクの剥離に使用される従来のピラニア及びＳＣ−１洗浄もまた、金属ゲートに予定される多くの金属を攻撃する。別の実施形態において、スペーサ１２４は削除してもよい。
図４に示すように、ゲートの全高又は全厚に対する第一スペーサ１２４の高さを変更してもよい。例えば、第一スペーサ１２４は、第一ゲート１２０と比較して、第二ゲート１２２の側壁に沿ってより高く上方に延びている。これは、シリコン含有層１１６の存在によって後のエッチングの際に金属ゲートを十分に保護するとの理由から問題にはならない。これは、シリコン含有層１１６は、これらのエッチングによる攻撃に対して耐性を有しているためである。従って、そのプロセスは、シリコン含有層１１６の存在によって、トポグラフィ及びゲート・スタック高さの変動に対して処理的な余裕を有している。スペーサがシリコン含有層１１６の直下にある下層金属の側壁の全てを覆いさえすれば、ゲート・スタックは適切に保護される。
第一スペーサ１２４の形成後、誘電体が高Ｋ誘電体（例えば、Ｋが３．９より大きい)である場合、ゲート誘電体１０８の保護されていない部分（例えば、第一ゲート１２０、第二ゲート１２２及び第一スペーサ１２４の下部を除く部分）は除去される。より低いＫ値の場合、例えば、二酸化ケイ素の場合、ゲート誘電体は残存してもよい。ゲート誘電体は、用いられる特定の誘電体材料に応じ、ドライ式又はウェット式の化学反応を用いることによって、又は材料を揮発種に変換するアニーリングによって除去することができる。
次に、エクステンション領域１２６、１３０は、図４にも示されるように、第一ゲート１２０及び第二ゲート１２２にそれぞれ自己整合して形成される。エクステンション領域は、短チャネル効果を防ぐため、ソース／ドレイン領域へのエクステンションとしてＭＯＳトランジスタ構造に形成される。エクステンション領域１２６、１３０は二つの異なる導電型（エクステンション領域１２６は第一導電型であり、かつエクステンション領域１３０は第二導電型である)からなるとの理由から、各注入プロセスの際にデバイスの部分からマスクを外す必要がある。例えば、第二ウェル１０６に関連するデバイスの部分では、エクステンション領域１２６の形成中にマスクが外され、第一ウェル１０４に関連するデバイスの部分では、エクステンション領域１３０の形成中にマスクが外される。注入プロセスで用いられるマスクは、従来のフォトレジスト・マスクであってもよい。先に述べたように、洗浄液はゲート金属を攻撃することがあるため、従来型の二重金属ゲートプロセスにおけるこの段階でのフォトレジスト・マスクの除去は悪影響を及ぼす虞がある。しかし、本発明に従い第一スペーサ１２４及びシリコン含有層１１６を組み合わせることによって、金属ゲートに悪影響を及ぼすことなく、ピラニア及びＳＣ−１などの従来の化学洗浄により注入マスクを容易に除去することができる。
図示しないが、ハロ注入もまた、従来の方法に従いこの点で実行してもよい。この場合もやはり、注入マスクを使用する必要があり、本発明の実行により、金属ゲート材料に悪影響を及ぼすことなく、このマスクの除去を容易に達成することができる。
図５に示すように、エクステンション領域１２６、１３０を形成した後、酸化物ライナ１３４は、第一ゲート１２０、第二ゲート１２２及び第一スペーサ１２４の上方を含むデバイス上に被着される。層１３６は、酸化物ライナ１３４上に形成される。酸化物ライナ１３４は、通常は、約５０〜２５０オングストローム（５〜２５ｎｍ)の厚さを有しているが、層１３６は、通常は、１００〜１０００オングストローム（１０〜１０００ｎｍ)の厚さを有している。酸化物ライナ１３４は、二酸化ケイ素から形成されるのが好ましく、層１３６は、窒化ケイ素であるが好ましいが、酸化物ライナ１３４に対して十分選択的にエッチングされ、（トランジスタのゲート又はソース／ドレイン領域がケイ素化される場合）シリサイド形成金属と反応を示さない別の材料であってもよい。
図６に示すように、層１３６は、酸化物ライナ１３４を完全に除去することなく、第二スペーサ１３８を形成するように異方性エッチングされる。これは、二酸化ケイ素及び窒化ケイ素の組み合わせにより、及びＣＦ４、ＨＢｒ及びＡｒなどの従来のドライ化学エッチングにより達成される。酸化物ライナ１３４は、スペーサ１３８の形成中に薄くされるが、これは、下層基板材料（例えば、シリコン)がそのプロセスのこの時点で露出されない限り、不利とはならない。
また、図６に示すように、薄膜化酸化物ライナ１３４を通じてスペーサ１３８を形成した後に注入することによって、デバイス１００には、ソース／ドレイン領域が自己整合したかたちで形成される。ソース／ドレイン領域１４０は、第一ゲート１２０を含むトランジスタの一部として形成され、ソース／ドレイン領域１４２は、第二ゲート１２２を含むトランジスタの一部として形成される。ソース／ドレイン領域は、従来の注入技術を用いることによって形成される。
次に、図７に示すように、エクステンション及びソース／ドレイン領域を所望の形状に拡散させ、かつドーパントを活性化するためアニーリングが行われる。この場合もやはり、従来の方法を用いて行われる。その後、酸化物ライナ１３４の残りの部分は、従来のウェットエッチングによって、デバイスの保護されていない領域（例えば、ソース／ドレイン領域、ゲート及び隔離領域上)から除去される。次に、露出したソース／ドレイン領域及びゲートは、図７に示すようなシリサイド領域１４４を形成するため、例えば、チタン、コバルト又はニッケルのブランケット層を被着した後にこの金属を隣接するシリコン領域と熱反応させる自己整合プロセスを用いることでケイ素化される。このように、ソース／ドレイン領域のケイ素化に用いられるケイ素化プロセスが実施されると、同時にゲートが所望の耐性レベルにケイ素化されるため、耐性の観点から、第一ゲート１２０及び第二ゲート１２２上にシリコン含有キャップを用いる点で悪影響を受けることはほとんどない。ソース／ドレイン領域上にケイ素化領域を提供したゲート・スタックにおいてシリコン含有層１１６を完全にケイ素化することで、耐性を更に小さくすることができ、ソース／ドレイン領域自体は、必要とされるように調整される。
図８は、本発明の別の実施例に従う半導体装置２００の断面を示す。半導体装置２００は、金属層がＰＭＯＳトランジスタのために被着される前に金属層がＮＭＯＳトランジスタのために被着されること以外は、半導体装置１００と類似している。部材番号は同じであり、プロセスの段階は、上記の図１〜図７について記載したものと同じである。
この時点で二重金属ゲートデバイスはほぼ完成している。当業者にとって、様々な中間層誘電体及び金属入り結合子がデバイス設計により様々なトランジスタを迂回するように後で形成されることは明らかであり、認識済みである。ボンドパッド及び不動態化層が次に加えられ、各集積回路が評価され、単体化され、最終的には流通用に包装される。
先に述べた問題を解決する二重金属ゲート構造をＣＭＯＳプロセス用に提供したことは明白である。具体的に言えば、本発明は、導電性金属酸化物から形成されたゲート電極を用いて二重ゲート金属構造を形成することのできる信頼性の高い方法を提供する。導電性金属酸化物から次の層への酸素の移動は、導電性金属酸化物上に耐酸化バリア層を形成することによって防止される。更に、導電性金属酸化物と次の層との間に更に別の絶縁層が形成されることも防止される。バリア層により導電性金属酸化物ゲート電極からの酸素の消失が防止されるため、導電性金属酸化物ゲート電極の仕事関数の変化についても回避される。
前述の明細書では、本発明について具体的な実施例を参照して説明してきた。しかし、当業者にとって、以下の特許請求の範囲に示される本発明の範囲から逸脱せず、種々の変更及び改変が可能であることは明らかである。例えば、本発明は、特定の導電型又は電位の極性に関し述べてきたが、当業者にとって、電位の導電型と極性とを逆にしてもよいことは明らかである。更に、本発明は、異なる金属ゲート材料を備えた三つ以上のゲート・スタックの形成に広げることができる。例えば、シリコン含有層でキャップした一つの金属を含むゲート・スタックと、シリコン含有層でキャップした二つの金属を含むゲート・スタックとを備えることに加え、シリコン含有層でキャップした三つの金属を含む第三ゲート・スタックが存在することもできる。第三ゲート・スタックは、通常、論理トランジスタよりも高い閾値電圧条件を有するデバイスの入力／出力トランジスタの形成に有利となる。第三ゲート・スタックは、図２に示すように、第一金属層を被着及びパターン化した後、第二ゲート・スタックの領域上に第二金属を被着し、同様にパターン化することによって達成される。図３に示すように、第三金属層及びシリコン含有キャッピング層の被着が次に行われる。これを、同様に、第四ゲート・スタック、第四ゲート・スタック等の形成にまで更に広げることができる。従って、本明細書及び図面は、制限的ではなく、はむしろ例示的なものとみなすべきであり、このような変形の全てはいずれも本発明の範囲に含めることを意図している。
利益、他の優位性、及び問題に対する解決方法を特定の実施例について上述してきた。しかし、これらの利益、優位性、問題に対する解決方法、及び任意の利益、優位性、又は解決方法をもたらすか、或いはより顕著にするあらゆる要素も、何れかの又は全ての請求項に重要な、必須な、又は本質的な特徴又は要素であるとして解釈してはならない。本明細書で用いる場合、「備える」、「備えている」といった用語、又はその他のあらゆる変形も、非排他的な包含を網羅することを意図している。すなわち、列挙された要素を備えるプロセス、方法、物品、又は装置は、これらの要素のみを含むのではなく、明確には列挙されていないか又はこのようなプロセス、方法、物品、又は装置に固有の他の要素を含むことができる。
本発明の一実施形態により一部完成した半導体装置の部分断面図。 導電性金属酸化物及びバリア層が半導体装置の一部から選択的に除去された図１に続く処理段階を示す図。 第二ゲート金属、ポリシリコン・キャッピング層及びＡＲＣが第一ゲート金属上に被着された図２に続く部分断面図。 被着金属がゲート構造内にパターン化され、第一スペーサがゲート構造体隣接して形成された図３に続く処理段階を示す図。 酸化物層及び窒化物層がゲート構造及び第一スペーサ上を含む基板の上方に被着された図４に続く処理段階を示す図。 酸化物層が薄くされるのと同時に第二スペーサが窒化物層から形成された後にソース／ドレイン領域が形成された図５に続く処理段階を示す図。 薄い酸化物層がゲート及びソース／ドレイン領域上から除去された後にこれらの領域が実質的にサリサイド化されてほぼ完成したデバイスが形成された図６に続く処理段階を示す図。 本発明の別の実施形態による半導体装置の断面図。

Claims (20)

  1. 半導体装置を形成する方法であって、
    第一領域を有する半導体基板を提供するステップと、
    前記第一領域上にゲート誘電体を形成するステップと、
    前記ゲート誘電体上に導電性金属酸化物を形成するステップと、
    前記導電性金属酸化物上に耐酸化バリア層を形成するステップと、
    前記耐酸化バリア層上にキャッピング層を形成するステップと
    を備える方法。
  2. 請求項１記載の方法において、
    前記第一領域はｎ型にドープされる方法。
  3. 請求項２記載の方法において、
    前記導電性金属酸化物はＰＭＯＳゲート電極の少なくとも一部を形成する方法。
  4. 請求項２記載の方法において、
    前記半導体基板は第二領域を有し、
    前記第二領域はｐ型にドープされ、
    前記半導体装置を形成する方法は、更に、前記耐酸化バリア層の上方と前記キャッピング層の下方とにＮＭＯＳゲート電極材料を形成するステップを備える方法。
  5. 請求項１記載の方法において、
    ＮＭＯＳゲート電極を形成するステップは、更に、ＴａＣ及びＴａＳｉＮからなる群より選択された材料を形成するステップを備える方法。
  6. 請求項１記載の方法において、
    前記導電性金属酸化物を形成するステップは、更に、Ｉｒ，Ｍｏ，Ｒｕ，Ｗ，Ｏｓ，Ｎｂ，Ｔｉ，Ｖ，Ｎｉ及びＲｅからなる群より選択された元素を含む前記導電性金属酸化物を形成するステップを備える方法。
  7. 請求項６記載の方法において、
    前記耐酸化バリア層を形成するステップは、更に、ＴｉＮを形成するステップを備える方法。
  8. 請求項１記載の方法において、
    前記キャッピング層を形成するステップは、更に、ポリシリコン層を形成するステップを備える方法。
  9. 請求項１記載の方法において、
    前記耐酸化バリア層を形成するステップは、前記半導体基板をアニーリングする前に行われる方法。
  10. 半導体装置を形成する方法であって、
    第一領域及び第二領域を有する半導体基板を提供するステップであって、前記第一領域は前記第二領域と異なるドーパントを備えるステップと、
    前記第一領域及び前記第二領域の上方にゲート誘電体を形成するステップと、
    前記第一領域における前記ゲート誘電体上に導電性金属酸化物を形成するステップと、
    前記第一領域における前記導電性金属酸化物上に耐酸化バリア層を形成するステップと、
    前記第二領域における前記ゲート誘電体上に導電性材料を形成するステップと
    を備える方法。
  11. 請求項１０記載の方法は、更に
    前記第一領域における前記耐酸化バリア層上にキャッピング層を形成し、前記第二領域において前記導電性材料を形成するステップを備える方法。
  12. 請求項１１に記載の方法において、
    前記キャッピング層を形成するステップは、更に、前記第一領域における耐酸化バリア層上にポリシリコン層を形成し、前記第二領域において前記導電性材料を形成するステップを備える方法。
  13. 請求項１０記載の方法において、
    前記第一領域はｎ型にドープされ、前記第二領域はｐ型にドープされる方法。
  14. 請求項１０記載の方法において、
    前記導電性金属酸化物はＰ−ＭＯＳゲート電極の少なくとも一部を形成し、前記導電性材料はＮ−ＭＯＳゲート電極の少なくとも一部を形成する方法。
  15. 請求項１０記載の方法において、
    前記導電性材料を形成するステップは、更に、ＴａＣ及びＴａＳｉＮからなる群より選択された材料を形成するステップを備える方法。
  16. 請求項１０記載の方法において、
    前記導電性金属酸化物を形成するステップは、更に、Ｉｒ，Ｍｏ，Ｒｕ，Ｗ，Ｏｓ，Ｎｂ，Ｔｉ，Ｖ，Ｎｉ及びＲｅからなる群より選択された元素を含む導電性金属酸化物を形成するステップからなる方法。
  17. 請求項１０記載の方法において、
    前記耐酸化バリア層を形成するステップは、更に、ＴｉＮを形成するステップを備える方法。
  18. 請求項１０記載の方法において、
    前記耐酸化バリア層を形成するステップは、前記半導体基板をアニーリングする前に行われる方法。
  19. 半導体装置であって、
    第一領域を有する半導体基板と、
    前記第一領域上にゲート誘電体と、
    前記ゲート誘電体上に導電性金属酸化物と、
    前記導電性金属酸化物上に耐酸化バリア層と、
    前記耐酸化バリア層上にキャッピング層と
    を備える半導体装置。
  20. 請求項１９記載の半導体装置において、
    前記導電性金属酸化物は、Ｉｒ，Ｍｏ，Ｒｕ，Ｗ，Ｏｓ，Ｎｂ，Ｔｉ，Ｖ，Ｎｉ及びＲｅからなる群より選択された元素を含み、前記耐酸化バリア層は、チタン及び窒素を含む半導体装置。
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