JPH09507342A - 酸素障壁が設けられた下部電極を有する強誘電体メモリ素子を具えた半導体デバイス - Google Patents

Abstract

(57)【要約】 本発明は、導電領域（５）を有する半導体素子（１）を具える半導体本体（３）を具え、前記導電領域（５）上に、下部電極（１１）、酸化物強誘電体（１２）及び上部電極（１３）を有する、メモリ素子を構成するキャパシタ（２）が存在し、前記下部電極（１１）が前記導電領域（５）と電気的に接触するとともに導電性金属酸化物層（１１２）とプラチナ含有層（１１１）とを具えている半導体デバイスに関する。導電性金属酸化物層（１１２）は製造中酸素障壁として作用する。本発明はこのような半導体デバイスの製造方法にも関する。本発明デバイスにおいては、前記プラチナ含有層（１１１）が導電性金属酸化物を形成しうる金属を１５原子％以上含み、且つ前記導電性金属酸化物層（１１２）が前記プラチナ含有層（１１１）と前記強誘電体（１２）との間に存在することを特徴とする。これにより、下部電極（１１）と導電領域（５）との間の良好な電気的接触が製造後に達成される。

Description

【発明の詳細な説明】 酸素障壁が設けられた下部電極を有する強誘電体メモリ素子 を具えた半導体デバイス 本発明は、導電領域を有する半導体素子を具える半導体本体を具え、前記導電 領域上に、下部電極、酸化物の強誘電体及び上部電極を有する、メモリ素子を構 成するキャパシタが存在し、前記下部電極が前記導電領域と電気的に接触すると ともに導電性余属酸化物層とプラチナ含有層とを具えている半導体デバイスに関 するものである。本発明はこのような半導体デバイスを製造する方法にも関する ものである。 誘電体のような強誘電材料を有するキャパシタからなる上述のメモリ素子は不 揮発性メモリ素子である。電圧をキャパシタの両端間に印加し、再び除去すると 、即ち電圧パルスを印加すると、残留分極が強誘電材料内に存在する。反対極性 の等しい大きさの電圧パルスをこのキャパシタの両端間に印加すると、残留分極 が逆向きになる。従って、電圧パルスによって２つの安定な分極状態の間で繰り 返し切り換えることができる。実際上、メモリ素子は電圧パルスを供給するスイ ッチングトランジスタに接続される場合が多い。経済上の理由から、半導体本体 上に単位面積当たりできるだけ多数のメモリ素子を実現するのが望ましい。従っ て、実際には、メモリ素子は接点パッド、スイッチングトランジスタの電極及び スルー接続部（バイア）のような導電領域上に設けられる場合が多い。これらの 導通領域はドープシリコン、シリサイド又は金属のような材料を具える。 当初に記載された種類のデバイスはヨーロッパ特許出願ＥＰ−Ａ ４７８７９ ９から既知である。このデバイスの導電領域上に設けられる下部電極は、導電性 金属酸化物を形成しうる金属の第１層、この導電性金属酸化物の層及びプラチナ 層を順に具える。この下部電極上に、酸化物強誘電体として鉛−ジルコニウムチ タン酸塩が設けられる。導電性金属酸化物層は、製造中に酸素が導電表面へ拡散 するのを阻止する酸素障壁を構成する。この酸素は導電表面を酸化するため、下 部電極が導電表面と良好に電気的に接触しなくなる。 上述の既知のデバイスは、酸素障壁の存在にもかかわらず下部電極と導電領域 との電気的接触が実際上しばしば不満足になるという欠点を有している。 本発明の目的は特に上述の欠点を克服することにある。 この目的を達成するために、本発明の半導体デバイスにおいては、前記プラチ ナ含有層が導電性金属酸化物を形成しうる金属を１５原子％以上含み、且つ前記 導電性金属酸化物層が前記プラチナ含有層と前記強誘電体との間に存在すること を特徴とする。 この構成によれば、半導体デバイスの製造後に下部電極と導電領域との間に良 好な電気的接触を得ることができる。 本発明は、半導体デバイスの製造中に導電領域と下部電極との界面に導電領域 の材料の酸化により非導電性酸化物が依然として形成されるという認識に基づく ものである。既知のデバイスの製造中においては導電性金属酸化物を有する層の 製造時及び強誘電体の製造時に酸素含有雰囲気中において高温処理が実施される 。この処理中に酸素が比較的容易にプラチナ含有層を経て拡散する。従って、比 較的少量の酸素が酸素障壁を経て導電領域まで拡散する。このとき、薄い非導電 性酸化層が導電領域上に形成される。既知の半導体デバイスにおいてはこの非導 電性酸化層が導電領域と下部電極との間の比較的高い接触抵抗値をもたらす。本 発明に従ってプラチナ含有層を導電性金属酸化物を形成しうる金属を１５原子％ 以上含むものとすると、デバイスの製造中に追加の酸素障壁が形成されるという 驚くべき事実が確かめられた。この場合には酸素が製造中に導電領域と下部電極 との界面まで拡散することは全く又は殆ど不可能になる。従って、本発明のデバ イスは下部電極と導電領域との間の良好な電気的接触をもたらす。導電性酸化物 を形成しうる金属をプラチナ含有層に添加することによりこの層の電気的特性が 低下することは全く又は殆どない。 導電性金属酸化物を形成しうる金属としては例えばレニウム又はルテニウムと することができる。本発明デバイスの好適例においては、導電性金属酸化物を形 成しうる金属をルテニウムとする。これにより、極めて良好な酸素障壁を製造中 に形成することができる。 導電性酸化物を形成しうる金属の層をプラチナ含有層と導電領域との間に存在 させると、追加の利点が得られる。この実施例ではプラチナ含有層の酸素透過度 が極めて強く減少し、酸素含有雰囲気内における高温度（＞５００℃）の長時間 （≧１時間）の処理の場合でも、導電領域と下部電極との間の電気的接触抵抗に 何の増大も測定されない。このようなデバイスは、導電性酸化物を形成しうる金 属の層とプラチナの層を導電領域上に設け、これらの層を酸素含有雰囲気内で高 温処理することにより比較的容易に製造することができる。次の過程が生ずるも のと推測される。導電性金属酸化物を形成しうる金属の層は高温処理中に金属の 拡散源を形成する。この層の金属の一部分がプラチナ含有層内に拡散し、従って 導電性金属酸化物を形成しうる金属を１５原子％以上含むプラチナの合金層を形 成する。この合金層は導電領域への酸素の拡散を阻止する。導電性金属酸化物を 形成しうる金属の他の部分がプラチナ含有層を経て拡散し、酸化し、導電金属酸 化物層を形成する。従って、導電表面に向かう酸素拡散が合金層と、導電性金属 酸化物層とにより阻止される。既知の半導体デバイスでは、導電性酸化物層が導 電性金属酸化物を形成しうる金属のプラチナ含有層内への拡散を阻止するために このような合金層が形成されない。 導電領域はタングステンで構成するのが好ましい。タングステンは電気的リー ドスルー（接点又はバイア）に極めて頻繁に使用されている。タングステンは極 めて容易に酸化し、タングステン酸化物は約５００℃以上の温度で蒸発し、タン グステンの導電領域を有する既知の半導体デバイスの製造においてはタングステ ンが酸化する問題が生ずる。タングステン酸化物の蒸発は下部電極を導電領域か ら剥離させる。本発明の半導体デバイスでは、実際上タングステンに酸化物が形 成されないため、下部電極はタングステン導電領域と良好な機械的及び電気的接 触を有する。 本発明半導体デバイスにおいては、半導体デバイスの他の部分間又は他の部分 への電気的接続はプラチナ含有層から形成するのが好ましい。プラチナ含有層を 下部電極の製造中に導電表面上に設ける。下部電極のプラチナ含有層はこの層か ら製造する。次にこのプラチナ含有層をパターン化し、本発明では同時に下部電 極と１個又は数個の他の電気接続をデバイス内に形成する。この際、このプラチ ナ含有層は半導体本体の表面上の追加の配線層としても使用する。 本発明は、導電領域を有する半導体素子を具える半導体本体を具え、前記導電 領域上に下部電極、誘電体及び上部電極を有するメモリ素子を構成するキャパシ タが設けられた半導体デバイスの製造するにあたり、前記導電領域上に酸素障壁 を有するプラチナ含有層を具える下部電極を設け、酸化物強誘電体を設け、酸素 含有雰囲気内における高温処理を実行し、且つ上部電極を設ける半導体デバイス の製造方法にも関するものである。 このような半導体デバイスの製造方法は欧州特許出願ＥＰ−Ａ−４７８７９９ から既知である。この既知の方法の第２の実施例では、キャパシタをスイッチン グトランジスタのソース電極領域を構成する導電シリコン領域上に設ける。この キャパシタの下部電極はソース電極上にレニウム層の被覆により製造する。この レニウム層は次に酸素含有雰囲気内における高温処理中に酸化され、レニウム層 上に導電性レニウム酸化物の上層が生成される。ソース電極とレニウム層との間 にはレニウムシリサイド層が生じ、ソース電極と下部電極との間の良好な電気的 接触が得られる。次に、プラチナ層、強誘電体、及び上部電極をレニウム酸化物 層上に設ける。 既知の方法は、レニウム酸化物酸素障壁の形成にもかかわらず、ソース電極と 下部電極との間にシリコン酸化物も形成される欠点を有する。このシリコン酸化 物はソース電極と下部電極との間に比較的良くない電気的接触を与える。 本発明の目的は導電領域と下部電極との間に良好な電気的接触を有する半導体 デバイスを製造する方法を提供することにある。 本発明の方法においては、下部電極をプラチナと導電性酸化物を形成しうる金 属の同時堆積により設け、導電性酸化物を形成しうる前記金属は２０原子％以上 含有させ、その後に酸素含有雰囲気内における前記高温処理を実行し、且つ前記 強誘電体を設けることを特徴とする。 この方法によれば、酸素雰囲気内における高温処理中に導電性金属酸化物層が プラチナ及びこの金属酸化物を形成する金属を含む金属層上に形成される。この 金属酸化物層及び同時堆積されたその下の金属層が酸素障壁として作用する。こ の２重障壁により、実際上酸素は導電領域と下部電極との界面まで拡散し得ない 。従って、導電領域と下部電極との間に良好な電気的接触が生成される。同時堆 積は下部電極の比較的滑らかな表面ももたらす。高温処理後における導電性酸化 物を形成する金属の原子パーセントはプラチナ含有層内において１５％以上にな る。 導電性酸化物を形成しうる金属としてルテニウムを設けるのが好ましい。１５ ％以上のルテニウムを有するプラチナ層とルテニウム酸化物層とが相まって極め て有効な対酸素障壁を形成する。 プラチナと導電性金属酸化物を形成しうる金属の同時堆積により生成した金属 層の上に、高温処理前に、プラチナ層を設けるのが好ましい。このようなプラチ ナ層を有する下部電極上に設けられた酸化物強誘電体は既知の疲労効果により生 ずる誘電体の欠陥に対し高い抵抗を示すことが確かめられた。 プラチナと導電性金属酸化物を形成しうる金属の同時堆積前に導電性金属酸化 物を形成しうる金属の層を設けると追加の利点が得られる。この場合には、酸素 含有雰囲気内における長時間の高温処理に対しても接触抵抗が増大する問題が実 際上生じないことが確かめられた。 以下に図面を参照して本発明を更に詳細に説明する。図面において、 図１は本発明半導体デバイスの断面図であり、 図２及び図３は種々の下部電極に対するオージェ電子分光法（ＡＥＳ）の測定 結果を示すグラフ（横軸にスパッタリング時間、縦軸に原子濃度がプロットされ ている）、 図４及び図５は本発明半導体デバイスの種々の製造工程を示し、 図６は本発明半導体デバイスの他の実施例の断面図である。 これらの図は純粋に略図であって、一定の寸法比で描いてない。 図１は本発明半導体デバイスの断面図である。この半導体デバイスは導電領域 ５を有する半導体素子１（本例ではトランジスタ）を有する半導体本体３を具え 、その導電領域５上に、下部電極１１、酸化物強誘電体１２及び上部電極１３を 有する、メモリ素子を形成するキャパシタ２が存在し、この下部電極が導電領域 ５と電気的に接触し且つ導電性金属酸化物層１１２とプラチナ含有層１１１とを 具えている。トランジスタ１とキャパシタ２はスイッチングエロクトロニクスに より相互接続される。これらのスイッチングエレクトロニクスにより強誘電体１ ２を２つの安定な分極状態の間でスイッチすることができる。図を簡単にするた めに、１つのトランジスタ１及び１つのキャパシタ２のみを示したが、実際には 半導体本体３は極めて多数のこのようなトランジスタ及びキャパシタを具えてい る。図１に示すＭＯＳトランジスタは通常の方法でシリコン半導体本体３内に設 けられる。多結晶シリコンのゲート電極１５は半導体本体３から約３０ｎｍの厚 さのシリコン酸化膜１６により絶縁される。ゲート電極１５は更にシリコン酸化 膜１７により絶縁される。個々のトランジスタはフィールド酸化物領域１８によ り互いに分離される。トランジスタのドレイン及びソース領域２０及び２１はフ ィールド酸化物領域１８とゲート電極１５との間に拡散により形成される。図１ のＭＯＳトランジスタは既知の方法で製造される。 経済上の理由から、半導体本体３上に単位面積当たりできるだけ多数のメモリ 素子を実現するのが望ましい。このことは、実際には、メモリ素子は接点パッド 、スイッチングトランジスタの電極及びスルー接続部（バイア、プラグ）のよう な半導体素子の導電領域上に設けられることが多いことを意味する。これらの導 電領域はドープシリコン、シリサイド又は金属のような材料で構成される。図１ の例では、導電領域５はタングステンリードスルー領域（プラグ）である。この ようなタングステンプラグは実際に広く使われている。タングステンは極めて酸 化し易いため、既知の半導体デバイスでは導電領域と下部電極との間の接触抵抗 がしばしば高くなりすぎる。 本発明の半導体デバイスにおいては、前記プラチナ含有層１１１が導電性金属 酸化物を形成しうる金属を１５原子％以上含み、導電性金属酸化物層１１２がプ ラチナ含有層１１１と強誘電体１２との間に存在することを特徴とする。この構 成によれば、半導体デバイスの製造後に下部電極１１と導電領域５との間に良好 な電気的接触を得ることができる。導電性金属酸化物を形成しうる金属としては ルテニウムを選択するのが好ましい。 図２及び図３はオージェ電子分光法（ＡＥＳ）により記録されたデータのグラ フを示す。スパッタング時間がこれらの図の横軸にプロットされている。このス パッタリング時間は下部電極１１の表面下の深さの尺度である。原子濃度（原子 ％）が図２、３の縦軸にプロットされている。図２は、プラチナ内に約１０原子 ％のルテニウムを加え、Ｎ₂／Ｏ₂雰囲気内で５５０℃で１時間加熱処理した後に 、導電タングステン層５とプラチナ含有層１１との界面４にタングステン酸化層 がどのぐらい形成されるかを示す。図３は、１５原子％以上（本例では約３０原 子％）のルテニウムの場合には、Ｎ₂／Ｏ₂雰囲気内で６００℃で１時間加熱した 後に、界面４に極めて少量の酸素が存在するだけとなることを示す。この酸素は 下部電極１１を設ける前に既に存在していたものと予想される。この量の酸素は 導電領域５のタングステン上に密閉タングステン酸化膜を形成するには不十分で ある。 本発明半導体デバイスの第１の実施例は次の通りである（図４、５及び１参照 ）。図４はゲート電極１５、ドレイン領域２０及びソース領域２１を有するスイ ッチングトランジスタ１を半導体本体３内に既知の方法でどの様に形成するかを 示す。ゲート電極１５及びドレイン及びソース領域２０及び２１にシリサイド層 ２２を既知の方法で設ける。トランジスタを既知の方法で燐珪酸ガラス層（ＰＳ Ｇ）１７により覆う。この層１７に、ドレイン及びソース領域２０、２１の区域 において既知の方法でタングステンプラグ２５、５を設けてソース領域２１上に 導電領域５を形成する。次に、２００ｎｍのプラチナ／ルテニウム（７０／３０ 原子％）の層を半導体本体３の表面上に設ける。この層は室温で０．６５ｍＰａ アルゴンの圧力でスパッタする（ＲＦスパッタリング、５００Ｗパワー）。ここ では２つのスッパタリング源を使用し、約１．５ｎｍの厚さのルテニウム層とプ ラチナ層を交互に堆積する。この場合にはプラチナ層を最終層にするのが好まし い。次に、堆積したこれらの層をＮ₂／Ｏ₂（８０／２０）雰囲気内で６００℃で １時間ベーキングする。これにより図３に示す本発明による構造を有する下部電 極１１が生成される。最後に設けた層をプラチナにしたので、ベーキング後に下 部電極の良好な表面が得られる。このような表面を有する下部電極１１上に設け られる酸化物強誘電体１２は既知の疲労効果により生ずるような欠陥に対し高い 抵抗力を示す。酸化物強誘電体１２を下部電極１１上に設ける。この強誘電体は 既知の物質であり、本例では鉛−ジルコニウムチタン酸塩（ＰＺＴ）であり、こ れを既知のようにゾル−ゲル技術により設ける。これは、メトオキシエタノール 内に１．１：０．３５：０．６５の組成比でリードアセテート、ジルコニウム ブトキサイド及びチタニウムｎ−ブトキサイドを含む溶液（約０．４５モル濃度 ）で出発する。この溶液を回転塗布処理（回転速度２５００ｒｐｍ、３０ｓ）に より下部電極上に設ける。層１２を設けた後に、これを酸素雰囲気内で５５０℃ で３０分間ベーキングする。１回の回転塗布処理及び１回のベーキングサイクル において得られる強誘電体の層厚は約０．１μm である。約０．２μm の所望の 層厚を得るために、この処理を２回実施する。次いで層を６００℃で１時間ベー キングする。上述の処理により得られる鉛−ジルコニウムチタン酸塩の組成はＰ ｂ_1.0Ｚｒ_0.35Ｔｉ_0.65Ｏ₃である。或いは又、スパッタリング又は有機金属化学 気相成長（ＯＭＣＶＤ）のような既知の技術を使用することができる。鉛チタン 酸塩（ＰＴ）、鉛−ランタニウム−ジルコニウムチタン酸塩、又は他の幾つかの 酸化物強誘電体を使用することもできる。プラチナ上部電極１３をスパッタリン グにより誘電体１２上に設ける（図５参照）。上部電極１３、誘電体１２及び下 部電極１１をフォトリソグラフ及びエッチング技術によりパターン化する。この ときプラチナ含有層１１１はタングステンプラグ２５の区域においてエッチ除去 されない（図１参照）。プラチナ含有層１１１はドレイン領域２０と半導体デバ イスの他の部分との間の電気接続も形成する。このようにこのプラチナ層は半導 体本体３の表面上の追加の配線層として使用する。次に、半導体本体３の表面を 絶縁性ＰＥ（プラズマエンハンスト）ＣＶＤシリコン酸化層２６で覆う。この層 にコンタクトホールをエッチングし、その中にチタン／タングステン障壁層及び アルミニウム配線層２７を既知の方法で設ける。このように製造された半導体デ バイスは導電領域５と下部電極１１との間の極めて低い抵抗値（即ち実際には約 １０^-8Ω／ｃｍ²）を有する。 図６は本発明半導体デバイスの第２の実施例を示す。本例では導電性酸化物を 形成しうる金属の層１１０をプラチナ含有層１１１と導電領域５との間に設ける 。本例でもプラチナ含有層１１１の酸化し易さが著しく減少する。このようなデ バイスは比較的製造が容易である。先の実施例（図４）と同様にタングステンリ ードスルー領域５を有する燐珪酸ガラス層１７で被覆されたＭＯＳトランジスタ から出発して、導電領域５上に１００ｎｍのルテニウムの層と１００ｎｍのプラ チナの層を順に設ける。これらの層は室温で０．６５ｍＰａアルゴンの圧力でス パッタする（ＲＦスパッタリング、５００Ｗパワー）。スパッタした層をＮ₂／ Ｏ₂雰囲気内で６００℃で１時間ベーキングする。これにより約２５原子％のプ ラチナを含むルテニウム層１１０と、約１５−２０原子％のルテニウムを含むプ ラチナ層１１１と、ルテニウム酸化層１１２をこの順に具える下部電極１１が得 られる。ルテニウム／プラチナ７５／２５層とプラチナ／ルテニウム８５／１５ 層の両層が酸素拡散を阻止する役割を演ずるものと推測される。ＡＥＳ分析の結 果は下部電極１１の表面はプラチナの濃度が高いことを示した。この高濃度プラ チナ表面は次にこの表面に設けられる酸化物強誘電体の良好な基板をもたらすも のと推測される。次に、既知のスパッタリングプロセスによりＰＺＴを強誘電体 １２として下部電極上に設け、次いでプラチナを上部電極１３を設ける。次に上 部電極１３、誘電体１２及び下部電極１１を既知のようにフォトリソグラフィ及 びエッチングによりパターン化する。次に既知のようにＰＥＣＶＤシリコン酸化 物層２６を被覆し、上部電極１３に接点手段２７を設けて半導体デバイスを完成 させる。この実施例も導電領域５と下部電極１１との間に極めて良好な電気的接 触（即ち１０^-8Ω／ｃｍ²）を有する。 本発明は上述の実施例に限定されない。例えば、実施例１及び２を組み合わせ ることもできる。この場合には、最初にルテニウム層を導電表面５上に設け、そ の後にプラチナ／ルテニウム層を同時堆積処理により設ける。更に、キャパシタ ２を各実施例においてＭＯＳトランジスタ１のソース領域上に位置させることが できる。また、例えばバイポーラトランジスタのような他のスイッチング素子を 使用することもできること明らかである。更に、導電領域５はタングステン以外 の材料、例えばドープシリコン、シリサイド、シリコン−ゲルマニウム、又はタ ングステン以外の金属を使用することもできる。本発明半導体デバイスを製造す る特定の技術について上述したが、これは本発明半導体デバイスの製造方法はこ のような技術によって実施しうるのみであることを意味するものではない。例え ば、電極１１、１３を設けるスパッタリングの代わりに、化学気相成長（ＣＶＤ ）又は電子化学成長のような他の技術を使用することもできる。強誘電体は溶液 −ゲル技術の代わりにスパッタリングにより設けることもできる。既知の技術に 関しもっと詳しいことを知りたければ、S.M．Sze:”VLSI Technology”，Mc-Gra w -Hill Book Company，及びS．Wolf:”Silicon Processing for the VLSI Era”v ol.1,2，Lattce Pressを参照されたい。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (1)

1. 【特許請求の範囲】 １． 導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上 に、下部電極、酸化物強誘電体及び上部電極を有する、メモリ素子を構成するキ ャパシタが存在し、前記下部電極が前記導電領域と電気的に接触するとともに導 電性金属酸化物層とプラチナ含有層とを具えている半導体デバイスにおいて、 前記プラチナ含有層が導電性金属酸化物を形成しうる金属を１５原子％以上 含み、且つ前記導電性金属酸化物層が前記プラチナ含有層と前記強誘電体との間 に存在することを特徴とする半導体デバイス。 ２． 導電性金属酸化物を形成しうる前記金属はルテニウムであることを特徴と する請求の範囲１記載の半導体デバイス。 ３． 前記プラチナ含有層と前記導電領域との間に導電性酸化物を形成しうる金 属の層が存在していることを特徴とする請求の範囲１又は２記載の半導体デバイ ス。 ４． 前記導電領域はタングステンで構成されていることを特徴とする請求の範 囲１〜３のいずれかに記載の半導体デバイス。 ５． 半導体デバイスの他の部分間又は他の部分への電気的接続が前記プラチナ 含有層から形成されていることを特徴とする請求の範囲１〜４のいずれかに記載 の半導体デバイス。 ６． 導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上 に、下部電極、誘電体及び上部電極を有する、メモリ素子を構成するキャパシタ が設けられた半導体デバイスの製造するにあたり、前記導電領域上に酸素障壁を 有するプラチナ含有層を具える下部電極を設け、酸化物強誘電体を設け、酸素含 有雰囲気内における高温処理を実行し、且つ上部電極を設ける半導体デバイスの 製造方法において、 前記下部電極をプラチナと導電性酸化物を形成しうる金属の同時堆積により 設け、導電性酸化物を形成しうる前記金属は２０原子％以上含有させ、その後に 酸素含有雰囲気内における前記高温処理を実行し、且つ前記強誘電体を設け ることを特徴とする半導体デバイスの製造方法。 ７． 導電性酸化物を形成しうる前記金属としてルテニウムを設けることを特徴 とする請求の範囲６記載の方法。 ８． プラチナと導電性金属酸化物を形成しうる金属の前記同時堆積後であるが 、前記高温処理前に、プラチナ層を設けることを特徴とする請求の範囲６記載の 方法。 ９． プラチナと導電性金属酸化物を形成しうる金属の前記同時堆積前に導電性 金属酸化物を形成しうる金属の層を設けることを特徴とする請求の範囲６記載の 方法。