JP3804972B2 - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法 Download PDFInfo
- Publication number
- JP3804972B2 JP3804972B2 JP51156396A JP51156396A JP3804972B2 JP 3804972 B2 JP3804972 B2 JP 3804972B2 JP 51156396 A JP51156396 A JP 51156396A JP 51156396 A JP51156396 A JP 51156396A JP 3804972 B2 JP3804972 B2 JP 3804972B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- layer
- platinum
- metal
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 65
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 126
- 229910052697 platinum Inorganic materials 0.000 claims description 64
- 229910052751 metal Inorganic materials 0.000 claims description 49
- 239000002184 metal Substances 0.000 claims description 49
- 150000004706 metal oxides Chemical class 0.000 claims description 38
- 229910044991 metal oxide Inorganic materials 0.000 claims description 37
- 239000001301 oxygen Substances 0.000 claims description 29
- 229910052760 oxygen Inorganic materials 0.000 claims description 29
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 24
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 19
- 229910052721 tungsten Inorganic materials 0.000 claims description 19
- 239000010937 tungsten Substances 0.000 claims description 19
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical group [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 18
- 229910052707 ruthenium Inorganic materials 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000004544 sputter deposition Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000005234 chemical deposition Methods 0.000 claims description 2
- 150000002739 metals Chemical class 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 4
- 230000004888 barrier function Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 description 4
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 150000002926 oxygen Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 150000003057 platinum Chemical class 0.000 description 2
- 238000001552 radio frequency sputter deposition Methods 0.000 description 2
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- XNWFRZJHXBZDAG-UHFFFAOYSA-N 2-METHOXYETHANOL Chemical compound COCCO XNWFRZJHXBZDAG-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- FPCJKVGGYOAWIZ-UHFFFAOYSA-N butan-1-ol;titanium Chemical compound [Ti].CCCCO.CCCCO.CCCCO.CCCCO FPCJKVGGYOAWIZ-UHFFFAOYSA-N 0.000 description 1
- BSDOQSMQCZQLDV-UHFFFAOYSA-N butan-1-olate;zirconium(4+) Chemical compound [Zr+4].CCCC[O-].CCCC[O-].CCCC[O-].CCCC[O-] BSDOQSMQCZQLDV-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229940046892 lead acetate Drugs 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は、導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上に、下部電極、酸化物の強誘電体及び上部電極を有する、メモリ素子を構成するキャパシタが存在し、前記下部電極が前記導電領域と電気的に接触するとともにプラチナと導電性金属酸化物を形成しうる金属を含む層を具えている半導体デバイスに関するものである。本発明はこのような半導体デバイスを製造する方法にも関するものである。
誘電体のような強誘電材料を有するキャパシタからなる上述のメモリ素子は不揮発性メモリ素子である。電圧をキャパシタの両端間に印加し、再び除去すると、即ち電圧パルスを印加すると、残留分極が強誘電材料内に存在する。反対極性の等しい大きさの電圧パルスをこのキャパシタの両端間に印加すると、残留分極が逆向きになる。従って、電圧パルスによって２つの安定な分極状態の間で繰り返し切り換えることができる。実際上、メモリ素子は電圧パルスを供給するスイッチングトランジスタに接続される場合が多い。経済上の理由から、半導体本体上に単位面積当たりできるだけ多数のメモリ素子を実現するのが望ましい。従って、実際には、メモリ素子は接点パッド、スイッチングトランジスタの電極及びスルー接続部（バイア）のような導電領域上に設けられる場合が多い。これらの導通領域はドープシリコン、シリサイド又は金属のような材料を具える。
当初に記載された種類のデバイスは特開平４−２８７９６８号や特開平６−２１３９１号から既知であり、これには集積メモリ素子として強誘電体キャパシタを具えた半導体デバイス及びその方法が開示されている。このデバイスでは酸化物強誘電体層との接続のために下部電極をプラチナと導電性金属酸化物を形成しうる金属を含有する層で形成している。この下部電極上に、酸化物強誘電体として鉛−ジルコニウムチタン酸塩からなる強誘電体層が設けられる。前記導電性金属酸化物を形成しうる金属を含む層は、製造中に酸素が導電表面へ拡散するのを阻止する金属酸化物（酸素障壁）を構成する。この酸素は導電表面を酸化するため、下部電極が導電表面と良好に電気的に接触しなくなる。
上述の既知のデバイスは、高い酸化温度での強誘電体処理中に金属酸化物の存在にもかかわらず下部電極と導電領域との電気的接触が実際上しばしば不満足になり、導電領域と下部電極との間に増大した接触抵抗がしばしば測定されるという欠点を有している。
本発明の目的は特に上述の欠点を克服することにある。
この目的を達成するために、本発明の半導体デバイスにおいては、前記下部電極が導電性金属酸化物層を具え、且つ前記プラチナ含有層が導電性金属酸化物を形成しうる金属を１５原子％以上含み、且つ前記導電性金属酸化物層が前記プラチナ含有層と前記強誘電体との間に存在することを特徴とする。
この構成によれば、半導体デバイスの製造後に下部電極と導電領域との間に良好な電気的接触を得ることができる。
本発明は、半導体デバイスの製造中に導電領域と下部電極との界面に導電領域の材料の酸化により非導電性酸化物が依然として形成されるという認識に基づくものである。既知のデバイスの製造中においては導電性金属酸化物を有する層の製造時及び強誘電体の製造時に酸素含有雰囲気中において高温処理が実施される。この処理中に酸素が比較的容易にプラチナ含有層を経て拡散する。従って、比較的少量の酸素が酸素障壁を経て導電領域まで拡散する。このとき、薄い非導電性酸化層が導電領域上に形成される。既知の半導体デバイスにおいてはこの非導電性酸化層が導電領域と下部電極との間の比較的高い接触抵抗値をもたらす。本発明に従ってプラチナ含有層を導電性金属酸化物を形成しうる金属を１５原子％以上含むものとすると、デバイスの製造中に追加の酸素障壁が形成されるという驚くべき事実が確かめられた。この場合には酸素が製造中に導電領域と下部電極との界面まで拡散することは全く又は殆ど不可能になる。従って、本発明のデバイスは下部電極と導電領域との間の良好な電気的接触をもたらす。導電性酸化物を形成しうる金属をプラチナ含有層に添加することによりこの層の電気的特性が低下することは全く又は殆どない。
導電性金属酸化物を形成しうる金属としては例えばレニウム又はルテニウムとすることができる。本発明デバイスの好適例においては、導電性金属酸化物を形成しうる金属をルテニウムとする。これにより、極めて良好な酸素障壁を製造中に形成することができる。
導電性酸化物を形成しうる金属の層をプラチナ含有層と導電領域との間に存在させると、追加の利点が得られる。この実施例ではプラチナ含有層の酸素透過度が極めて強く減少し、酸素含有雰囲気内における高温度（＞５００℃）の長時間（≧１時間）の処理の場合でも、導電領域と下部電極との間の電気的接触抵抗に何の増大も測定されない。このようなデバイスは、導電性酸化物を形成しうる金属の層とプラチナの層を導電領域上に設け、これらの層を酸素含有雰囲気内で高温処理することにより比較的容易に製造することができる。次の過程が生ずるものと推測される。導電性金属酸化物を形成しうる金属の層は高温処理中に金属の拡散源を形成する。この層の金属の一部分がプラチナ含有層内に拡散し、従って導電性金属酸化物を形成しうる金属を１５原子％以上含むプラチナの合金層を形成する。この合金層は導電領域への酸素の拡散を阻止する。導電性金属酸化物を形成しうる金属の他の部分がプラチナ含有層を経て拡散し、酸化し、導電金属酸化物層を形成する。従って、導電表面に向かう酸素拡散が合金層と、導電性金属酸化物層とにより阻止される。既知の半導体デバイスでは、導電性酸化物層が導電性金属酸化物を形成しうる金属のプラチナ含有層内への拡散を阻止するためにこのような合金層が形成されない。
導電領域はタングステンで構成するのが好ましい。タングステンは電気的リードスルー（接点又はバイア）に極めて頻繁に使用されている。タングステンは極めて容易に酸化し、タングステン酸化物は約５００℃以上の温度で蒸発し、タングステンの導電領域を有する既知の半導体デバイスの製造においてはタングステンが酸化する問題が生ずる。タングステン酸化物の蒸発は下部電極を導電領域から剥離させる。本発明の半導体デバイスでは、実際上タングステンに酸化物が形成されないため、下部電極はタングステン導電領域と良好な機械的及び電気的接触を有する。
本発明半導体デバイスにおいては、半導体デバイスの他の部分間又は他の部分への電気的接続はプラチナ含有層から形成するのが好ましい。プラチナ含有層を下部電極の製造中に導電表面上に設ける。下部電極のプラチナ含有層はこの層から製造する。次にこのプラチナ含有層をパターン化し、本発明では同時に下部電極と１個又は数個の他の電気接続をデバイス内に形成する。この際、このプラチナ含有層は半導体本体の表面上の追加の配線層としても使用する。
本発明は、導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上に下部電極、誘電体及び上部電極を有するメモリ素子を構成するキャパシタが設けられた半導体デバイスの製造するにあたり、前記導電領域上にプラチナと導電性金属酸化物を形成しうる金属を含む層を具える下部電極を設ける工程と、酸化物強誘電体を設ける工程と、酸素含有雰囲気内における高温処理を実行する工程と、上部電極を設ける工程とを具える半導体デバイスの製造方法にも関するものである。
本発明の目的は導電領域と下部電極との間に良好な電気的接触を有する半導体デバイスを製造する方法を提供することにある。
本発明の方法においては、下部電極をプラチナと導電性酸化物を形成しうる金属の共堆積により設け、導電性酸化物を形成しうる前記金属は２０原子％以上含有させ、その後に酸素含有雰囲気内における前記高温処理を実行し、前記強誘電体を設けることを特徴とする。
この方法によれば、酸素雰囲気内における高温処理中に導電性金属酸化物層がプラチナ及びこの金属酸化物を形成する金属を含む金属層上に形成される。この金属酸化物層及び共堆積されたその下の金属層が酸素障壁として作用する。この２重障壁により、実際上酸素は導電領域と下部電極との界面まで拡散し得ない。従って、導電領域と下部電極との間に良好な電気的接触が生成される。共堆積は下部電極の比較的滑らかな表面ももたらす。高温処理後における導電性酸化物を形成する金属の原子パーセントはプラチナ含有層内において１５％以上になる。
導電性酸化物を形成しうる金属としてルテニウムを設けるのが好ましい。１５％以上のルテニウムを有するプラチナ層とルテニウム酸化物層とが相まって極めて有効な対酸素障壁を形成する。
プラチナと導電性金属酸化物を形成しうる金属の共堆積により生成した金属層の上に、高温処理前に、プラチナ層を設けるのが好ましい。このようなプラチナ層を有する下部電極上に設けられた酸化物強誘電体は既知の疲労効果により生ずる誘電体の欠陥に対し高い抵抗を示すことが確かめられた。
プラチナと導電性金属酸化物を形成しうる金属の共堆積前に導電性金属酸化物を形成しうる金属の層を設けると追加の利点が得られる。この場合には、酸素含有雰囲気内における長時間の高温処理に対しても接触抵抗が増大する問題が実際上生じないことが確かめられた。
以下に図面を参照して本発明を更に詳細に説明する。図面において、
図１は本発明半導体デバイスの断面図であり、
図２及び図３は種々の下部電極に対するオージェ電子分光法（ＡＥＳ）の測定結果を示すグラフ（横軸にスパッタリング時間、縦軸に原子濃度がプロットされている）、
図４及び図５は本発明半導体デバイスの種々の製造工程を示し、
図６は本発明半導体デバイスの他の実施例の断面図である。
これらの図は純粋に略図であって、一定の寸法比で描いてない。
図１は本発明半導体デバイスの断面図である。この半導体デバイスは導電領域５を有する半導体素子１（本例ではトランジスタ）を有する半導体本体３を具え、その導電領域５上に、下部電極１１、酸化物強誘電体１２及び上部電極１３を有する、メモリ素子を形成するキャパシタ２が存在し、この下部電極が導電領域５と電気的に接触し且つ導電性金属酸化物層１１２とプラチナ含有層１１１とを具得ている。トランジスタ１とキャパシタ２はスイッチングエロクトロニクスにより相互接続される。これらのスイッチングエレクトロニクスにより強誘電体１２を２つの安定な分極状態の間でスイッチすることができる。図を簡単にするために、１つのトランジスタ１及び１つのキャパシタ２のみを示したが、実際には半導体本体３は極めて多数のこのようなトランジスタ及びキャパシタを具えている。図１に示すＭＯＳトランジスタは通常の方法でシリコン半導体本体３内に設けられる。多結晶シリコンのゲート電極１５は半導体本体３から約３０ｎｍの厚さのシリコン酸化膜１６により絶縁される。ゲート電極１５は更にシリコン酸化膜１７により絶縁される。個々のトランジスタはフィールド酸化物領域１８により互いに分離される。トランジスタのドレイン及びソース領域２０及び２１はフィールド酸化物領域１８とゲート電極１５との間に拡散により形成される。図１のＭＯＳトランジスタは既知の方法で製造される。
経済上の理由から、半導体本体３上に単位面積当たりできるだけ多数のメモリ素子を実現するのが望ましい。このことは、実際には、メモリ素子は接点パッド、スイッチングトランジスタの電極及びスルー接続部（バイア、プラグ）のような半導体素子の導電領域上に設けられることが多いことを意味する。これらの導電領域はドープシリコン、シリサイド又は金属のような材料で構成される。図１の例では、導電領域５はタングステンリードスルー領域（プラグ）である。このようなタングステンプラグは実際に広く使われている。タングステンは極めて酸化し易いため、既知の半導体デバイスでは導電領域と下部電極との間の接触抵抗がしばしば高くなりすぎる。
本発明の半導体デバイスにおいては、前記プラチナ含有層１１１が導電性金属酸化物を形成しうる金属を１５原子％以上含み、導電性金属酸化物層１１２がプラチナ含有層１１１と強誘電体１２との間に存在することを特徴とする。この構成によれば、半導体デバイスの製造後に下部電極１１と導電領域５との間に良好な電気的接触を得ることができる。導電性金属酸化物を形成しうる金属としてはルテニウムを選択するのが好ましい。
図２及び図３はオージェ電子分光法（ＡＥＳ）により記録されたデータのグラフを示す。スパッタング時間がこれらの図の横軸にプロットされている。このスパッタリング時間は下部電極１１の表面下の深さの尺度である。原子濃度（原子％）が図２、３の縦軸にプロットされている。図２は、プラチナ内に約１０原子％のルテニウムを加え、Ｎ2／Ｏ2雰囲気内で５５０℃で１時間加熱処理した後に、導電タングステン層５とプラチナ含有層１１との界面４にタングステン酸化層がどのぐらい形成されるかを示す。図３は、１５原子％以上（本例では約３０原子％）のルテニウムの場合には、Ｎ2／Ｏ2雰囲気内で６００℃で１時間加熱した後に、界面４に極めて少量の酸素が存在するだけとなることを示す。この酸素は下部電極１１を設ける前に既に存在していたものと予想される。この量の酸素は導電領域５のタングステン上に密閉タングステン酸化膜を形成するには不十分である。
本発明半導体デバイスの第１の実施例は次の通りである（図４、５及び１参照）。図４はゲート電極１５、ドレイン領域２０及びソース領域２１を有するスイッチングトランジスタ１を半導体本体３内に既知の方法でどの様に形成するかを示す。ゲート電極１５及びドレイン及びソース領域２０及び２１にシリサイド層２２を既知の方法で設ける。トランジスタを既知の方法で燐珪酸ガラス層（ＰＳＧ）１７により覆う。この層１７に、ドレイン及びソース領域２０、２１の区域において既知の方法でタングステンプラグ２５、５を設けてソース領域２１上に導電領域５を形成する。次に、２００ｎｍのプラチナ／ルテニウム（７０／３０原子％）の層を半導体本体３の表面上に設ける。この層は室温で０．６５ｍＰａアルゴンの圧力でスパッタする（ＲＦスパッタリング、５００Ｗパワー）。ここでは２つのスパッタリング源を使用し、約１．５ｎｍの厚さのルテニウム層とプラチナ層を交互に堆積する。この場合にはプラチナ層を最終層にするのが好ましい。次に、堆積したこれらの層をＮ2／Ｏ2（８０／２０）雰囲気内で６００℃で１時間ベーキングする。これにより図３に示す本発明による構造を有する下部電極１１が生成される。最後に設けた層をプラチナにしたので、ベーキング後に下部電極の良好な表面が得られる。このような表面を有する下部電極１１上に設けられる酸化物強誘電体１２は既知の疲労効果により生ずるような欠陥に対し高い抵抗力を示す。酸化物強誘電体１２を下部電極１１上に設ける。この強誘電体は既知の物質であり、本例では鉛−ジルコニウムチタン酸塩（ＰＺＴ）であり、これを既知のようにゾル−ゲル技術により設ける。これは、メトオキシエタノール内に１．１：０．３５：０．６５の組成比でリードアセテート、ジルコニウムブトキサイド及びチタニウムｎ−ブトキサイドを含む溶液（約０．４５モル濃度）で出発する。この溶液を回転塗布処理（回転速度２５００ｒｐｍ、３０ｓ）により下部電極上に設ける。層１２を設けた後に、これを酸素雰囲気内で５５０℃で３０分間ベーキングする。１回の回転塗布処理及び１回のベーキングサイクルにおいて得られる強誘電体の層厚は約０．１μmである。約０．２μmの所望の層厚を得るために、この処理を２回実施する。次いで層を６００℃で１時間ベーキングする。上述の処理により得られる鉛−ジルコニウムチタン酸塩の組成はＰｂ1.0Ｚｒ0.35Ｔｉ0.65Ｏ3である。或いは又、スパッタリング又は有機金属化学気相成長（ＯＭＣＶＤ）のような既知の技術を使用することができる。鉛チタン酸塩（ＰＴ）、鉛−ランタニウム−ジルコニウムチタン酸塩、又は他の幾つかの酸化物強誘電体を使用することもできる。プラチナ上部電極１３をスパッタリングにより誘電体１２上に設ける（図５参照）。上部電極１３、誘電体１２及び下部電極１１をフォトリソグラフ及びエッチング技術によりパターン化する。このときプラチナ含有層１１１はタングステンプラグ２５の区域においてエッチ除去されない（図１参照）。プラチナ含有層１１１はドレイン領域２０と半導体デバイスの他の部分との間の電気接続も形成する。このようにこのプラチナ層は半導体本体３の表面上の追加の配線層として使用する。次に、半導体本体３の表面を絶縁性ＰＥ（プラズマエンハンスト）ＣＶＤシリコン酸化層２６で覆う。この層にコンタクトホールをエッチングし、その中にチタン／タングステン障壁層及びアルミニウム配線層２７を既知の方法で設ける。このように製造された半導体デバイスは導電領域５と下部電極１１との間の極めて低い抵抗値（即ち実際には約１０-8Ω／ｃｍ2）を有する。
図６は本発明半導体デバイスの第２の実施例を示す。本例では導電性酸化物を形成しうる金属の層１１０をプラチナ含有層１１１と導電領域５との間に設ける。本例でもプラチナ含有層１１１の酸化し易さが著しく減少する。このようなデバイスは比較的製造が容易である。先の実施例（図４）と同様にタングステンリードスルー領域５を有する燐珪酸ガラス層１７で被覆されたＭＯＳトランジスタから出発して、導電領域５上に１００ｎｍのルテニウムの層と１００ｎｍのプラチナの層を順に設ける。これらの層は室温で０．６５ｍＰａアルゴンの圧力でスパッタする（ＲＦスパッタリング、５００Ｗパワー）。スパッタした層をＮ2／Ｏ2雰囲気内で６００℃で１時間ベーキングする。これにより約２５原子％のプラチナを含むルテニウム層１１０と、約１５−２０原子％のルテニウムを含むプラチナ層１１１と、ルテニウム酸化層１１２をこの順に具える下部電極１１が得られる。ルテニウム／プラチナ７５／２５層とプラチナ／ルテニウム８５／１５層の両層が酸素拡散を阻止する役割を演ずるものと推測される。ＡＥＳ分析の結果は下部電極１１の表面はプラチナの濃度が高いことを示した。この高濃度プラチナ表面は次にこの表面に設けられる酸化物強誘電体の良好な基板をもたらすものと推測される。次に、既知のスパッタリングプロセスによりＰＺＴを強誘電体１２として下部電極上に設け、次いでプラチナを上部電極１３を設ける。次に上部電極１３、誘電体１２及び下部電極１１を既知のようにフォトリソグラフィ及びエッチングによりパターン化する。次に既知のようにＰＥＣＶＤシリコン酸化物層２６を被覆し、上部電極１３に接点手段２７を設けて半導体デバイスを完成させる。この実施例も導電領域５と下部電極１１との間に極めて良好な電気的接触（即ち１０-8Ω／ｃｍ2）を有する。
本発明は上述の実施例に限定されない。例えば、実施例１及び２を組み合わせることもできる。この場合には、最初にルテニウム層を導電表面５上に設け、その後にプラチナ／ルテニウム層を共堆積処理により設ける。更に、キャパシタ２を各実施例においてＭＯＳトランジスタ１のソース領域上に位置させることができる。また、例えばバイポーラトランジスタのような他のスイッチング素子を使用することもできること明らかである。更に、導電領域５はタングステン以外の材料、例えばドープシリコン、シリサイド、シリコン−ゲルマニウム、又はタングステン以外の金属を使用することもできる。本発明半導体デバイスを製造する特定の技術について上述したが、これは本発明半導体デバイスの製造方法はこのような技術によって実施しうるのみであることを意味するものではない。例えば、電極１１、１３を設けるスパッタリングの代わりに、化学気相成長（ＣＶＤ）又は電気化学成長のような他の技術を使用することもできる。強誘電体は溶液−ゲル技術の代わりにスパッタリングにより設けることもできる。既知の技術に関しもっと詳しいことを知りたければ、S.M. Sze: "VLSI Technology", Mc-Graw-Hill Book Company, 及びS. Wolf: "Silicon Processing for the VLSI Era" vol.1,2, Lattce Pressを参照されたい。
【図面の簡単な説明】
図１は本発明半導体デバイスの断面図であり、
図２及び図３は種々の下部電極に対するオージェ電子分光法（ＡＥＳ）の測定結果を示すグラフ（横軸にスパッタリング時間、縦軸に原子濃度がプロットされている）、
図４及び図５は本発明半導体デバイスの種々の製造工程を示し、
図６は本発明半導体デバイスの他の実施例の断面図である。
誘電体のような強誘電材料を有するキャパシタからなる上述のメモリ素子は不揮発性メモリ素子である。電圧をキャパシタの両端間に印加し、再び除去すると、即ち電圧パルスを印加すると、残留分極が強誘電材料内に存在する。反対極性の等しい大きさの電圧パルスをこのキャパシタの両端間に印加すると、残留分極が逆向きになる。従って、電圧パルスによって２つの安定な分極状態の間で繰り返し切り換えることができる。実際上、メモリ素子は電圧パルスを供給するスイッチングトランジスタに接続される場合が多い。経済上の理由から、半導体本体上に単位面積当たりできるだけ多数のメモリ素子を実現するのが望ましい。従って、実際には、メモリ素子は接点パッド、スイッチングトランジスタの電極及びスルー接続部（バイア）のような導電領域上に設けられる場合が多い。これらの導通領域はドープシリコン、シリサイド又は金属のような材料を具える。
当初に記載された種類のデバイスは特開平４−２８７９６８号や特開平６−２１３９１号から既知であり、これには集積メモリ素子として強誘電体キャパシタを具えた半導体デバイス及びその方法が開示されている。このデバイスでは酸化物強誘電体層との接続のために下部電極をプラチナと導電性金属酸化物を形成しうる金属を含有する層で形成している。この下部電極上に、酸化物強誘電体として鉛−ジルコニウムチタン酸塩からなる強誘電体層が設けられる。前記導電性金属酸化物を形成しうる金属を含む層は、製造中に酸素が導電表面へ拡散するのを阻止する金属酸化物（酸素障壁）を構成する。この酸素は導電表面を酸化するため、下部電極が導電表面と良好に電気的に接触しなくなる。
上述の既知のデバイスは、高い酸化温度での強誘電体処理中に金属酸化物の存在にもかかわらず下部電極と導電領域との電気的接触が実際上しばしば不満足になり、導電領域と下部電極との間に増大した接触抵抗がしばしば測定されるという欠点を有している。
本発明の目的は特に上述の欠点を克服することにある。
この目的を達成するために、本発明の半導体デバイスにおいては、前記下部電極が導電性金属酸化物層を具え、且つ前記プラチナ含有層が導電性金属酸化物を形成しうる金属を１５原子％以上含み、且つ前記導電性金属酸化物層が前記プラチナ含有層と前記強誘電体との間に存在することを特徴とする。
この構成によれば、半導体デバイスの製造後に下部電極と導電領域との間に良好な電気的接触を得ることができる。
本発明は、半導体デバイスの製造中に導電領域と下部電極との界面に導電領域の材料の酸化により非導電性酸化物が依然として形成されるという認識に基づくものである。既知のデバイスの製造中においては導電性金属酸化物を有する層の製造時及び強誘電体の製造時に酸素含有雰囲気中において高温処理が実施される。この処理中に酸素が比較的容易にプラチナ含有層を経て拡散する。従って、比較的少量の酸素が酸素障壁を経て導電領域まで拡散する。このとき、薄い非導電性酸化層が導電領域上に形成される。既知の半導体デバイスにおいてはこの非導電性酸化層が導電領域と下部電極との間の比較的高い接触抵抗値をもたらす。本発明に従ってプラチナ含有層を導電性金属酸化物を形成しうる金属を１５原子％以上含むものとすると、デバイスの製造中に追加の酸素障壁が形成されるという驚くべき事実が確かめられた。この場合には酸素が製造中に導電領域と下部電極との界面まで拡散することは全く又は殆ど不可能になる。従って、本発明のデバイスは下部電極と導電領域との間の良好な電気的接触をもたらす。導電性酸化物を形成しうる金属をプラチナ含有層に添加することによりこの層の電気的特性が低下することは全く又は殆どない。
導電性金属酸化物を形成しうる金属としては例えばレニウム又はルテニウムとすることができる。本発明デバイスの好適例においては、導電性金属酸化物を形成しうる金属をルテニウムとする。これにより、極めて良好な酸素障壁を製造中に形成することができる。
導電性酸化物を形成しうる金属の層をプラチナ含有層と導電領域との間に存在させると、追加の利点が得られる。この実施例ではプラチナ含有層の酸素透過度が極めて強く減少し、酸素含有雰囲気内における高温度（＞５００℃）の長時間（≧１時間）の処理の場合でも、導電領域と下部電極との間の電気的接触抵抗に何の増大も測定されない。このようなデバイスは、導電性酸化物を形成しうる金属の層とプラチナの層を導電領域上に設け、これらの層を酸素含有雰囲気内で高温処理することにより比較的容易に製造することができる。次の過程が生ずるものと推測される。導電性金属酸化物を形成しうる金属の層は高温処理中に金属の拡散源を形成する。この層の金属の一部分がプラチナ含有層内に拡散し、従って導電性金属酸化物を形成しうる金属を１５原子％以上含むプラチナの合金層を形成する。この合金層は導電領域への酸素の拡散を阻止する。導電性金属酸化物を形成しうる金属の他の部分がプラチナ含有層を経て拡散し、酸化し、導電金属酸化物層を形成する。従って、導電表面に向かう酸素拡散が合金層と、導電性金属酸化物層とにより阻止される。既知の半導体デバイスでは、導電性酸化物層が導電性金属酸化物を形成しうる金属のプラチナ含有層内への拡散を阻止するためにこのような合金層が形成されない。
導電領域はタングステンで構成するのが好ましい。タングステンは電気的リードスルー（接点又はバイア）に極めて頻繁に使用されている。タングステンは極めて容易に酸化し、タングステン酸化物は約５００℃以上の温度で蒸発し、タングステンの導電領域を有する既知の半導体デバイスの製造においてはタングステンが酸化する問題が生ずる。タングステン酸化物の蒸発は下部電極を導電領域から剥離させる。本発明の半導体デバイスでは、実際上タングステンに酸化物が形成されないため、下部電極はタングステン導電領域と良好な機械的及び電気的接触を有する。
本発明半導体デバイスにおいては、半導体デバイスの他の部分間又は他の部分への電気的接続はプラチナ含有層から形成するのが好ましい。プラチナ含有層を下部電極の製造中に導電表面上に設ける。下部電極のプラチナ含有層はこの層から製造する。次にこのプラチナ含有層をパターン化し、本発明では同時に下部電極と１個又は数個の他の電気接続をデバイス内に形成する。この際、このプラチナ含有層は半導体本体の表面上の追加の配線層としても使用する。
本発明は、導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上に下部電極、誘電体及び上部電極を有するメモリ素子を構成するキャパシタが設けられた半導体デバイスの製造するにあたり、前記導電領域上にプラチナと導電性金属酸化物を形成しうる金属を含む層を具える下部電極を設ける工程と、酸化物強誘電体を設ける工程と、酸素含有雰囲気内における高温処理を実行する工程と、上部電極を設ける工程とを具える半導体デバイスの製造方法にも関するものである。
本発明の目的は導電領域と下部電極との間に良好な電気的接触を有する半導体デバイスを製造する方法を提供することにある。
本発明の方法においては、下部電極をプラチナと導電性酸化物を形成しうる金属の共堆積により設け、導電性酸化物を形成しうる前記金属は２０原子％以上含有させ、その後に酸素含有雰囲気内における前記高温処理を実行し、前記強誘電体を設けることを特徴とする。
この方法によれば、酸素雰囲気内における高温処理中に導電性金属酸化物層がプラチナ及びこの金属酸化物を形成する金属を含む金属層上に形成される。この金属酸化物層及び共堆積されたその下の金属層が酸素障壁として作用する。この２重障壁により、実際上酸素は導電領域と下部電極との界面まで拡散し得ない。従って、導電領域と下部電極との間に良好な電気的接触が生成される。共堆積は下部電極の比較的滑らかな表面ももたらす。高温処理後における導電性酸化物を形成する金属の原子パーセントはプラチナ含有層内において１５％以上になる。
導電性酸化物を形成しうる金属としてルテニウムを設けるのが好ましい。１５％以上のルテニウムを有するプラチナ層とルテニウム酸化物層とが相まって極めて有効な対酸素障壁を形成する。
プラチナと導電性金属酸化物を形成しうる金属の共堆積により生成した金属層の上に、高温処理前に、プラチナ層を設けるのが好ましい。このようなプラチナ層を有する下部電極上に設けられた酸化物強誘電体は既知の疲労効果により生ずる誘電体の欠陥に対し高い抵抗を示すことが確かめられた。
プラチナと導電性金属酸化物を形成しうる金属の共堆積前に導電性金属酸化物を形成しうる金属の層を設けると追加の利点が得られる。この場合には、酸素含有雰囲気内における長時間の高温処理に対しても接触抵抗が増大する問題が実際上生じないことが確かめられた。
以下に図面を参照して本発明を更に詳細に説明する。図面において、
図１は本発明半導体デバイスの断面図であり、
図２及び図３は種々の下部電極に対するオージェ電子分光法（ＡＥＳ）の測定結果を示すグラフ（横軸にスパッタリング時間、縦軸に原子濃度がプロットされている）、
図４及び図５は本発明半導体デバイスの種々の製造工程を示し、
図６は本発明半導体デバイスの他の実施例の断面図である。
これらの図は純粋に略図であって、一定の寸法比で描いてない。
図１は本発明半導体デバイスの断面図である。この半導体デバイスは導電領域５を有する半導体素子１（本例ではトランジスタ）を有する半導体本体３を具え、その導電領域５上に、下部電極１１、酸化物強誘電体１２及び上部電極１３を有する、メモリ素子を形成するキャパシタ２が存在し、この下部電極が導電領域５と電気的に接触し且つ導電性金属酸化物層１１２とプラチナ含有層１１１とを具得ている。トランジスタ１とキャパシタ２はスイッチングエロクトロニクスにより相互接続される。これらのスイッチングエレクトロニクスにより強誘電体１２を２つの安定な分極状態の間でスイッチすることができる。図を簡単にするために、１つのトランジスタ１及び１つのキャパシタ２のみを示したが、実際には半導体本体３は極めて多数のこのようなトランジスタ及びキャパシタを具えている。図１に示すＭＯＳトランジスタは通常の方法でシリコン半導体本体３内に設けられる。多結晶シリコンのゲート電極１５は半導体本体３から約３０ｎｍの厚さのシリコン酸化膜１６により絶縁される。ゲート電極１５は更にシリコン酸化膜１７により絶縁される。個々のトランジスタはフィールド酸化物領域１８により互いに分離される。トランジスタのドレイン及びソース領域２０及び２１はフィールド酸化物領域１８とゲート電極１５との間に拡散により形成される。図１のＭＯＳトランジスタは既知の方法で製造される。
経済上の理由から、半導体本体３上に単位面積当たりできるだけ多数のメモリ素子を実現するのが望ましい。このことは、実際には、メモリ素子は接点パッド、スイッチングトランジスタの電極及びスルー接続部（バイア、プラグ）のような半導体素子の導電領域上に設けられることが多いことを意味する。これらの導電領域はドープシリコン、シリサイド又は金属のような材料で構成される。図１の例では、導電領域５はタングステンリードスルー領域（プラグ）である。このようなタングステンプラグは実際に広く使われている。タングステンは極めて酸化し易いため、既知の半導体デバイスでは導電領域と下部電極との間の接触抵抗がしばしば高くなりすぎる。
本発明の半導体デバイスにおいては、前記プラチナ含有層１１１が導電性金属酸化物を形成しうる金属を１５原子％以上含み、導電性金属酸化物層１１２がプラチナ含有層１１１と強誘電体１２との間に存在することを特徴とする。この構成によれば、半導体デバイスの製造後に下部電極１１と導電領域５との間に良好な電気的接触を得ることができる。導電性金属酸化物を形成しうる金属としてはルテニウムを選択するのが好ましい。
図２及び図３はオージェ電子分光法（ＡＥＳ）により記録されたデータのグラフを示す。スパッタング時間がこれらの図の横軸にプロットされている。このスパッタリング時間は下部電極１１の表面下の深さの尺度である。原子濃度（原子％）が図２、３の縦軸にプロットされている。図２は、プラチナ内に約１０原子％のルテニウムを加え、Ｎ2／Ｏ2雰囲気内で５５０℃で１時間加熱処理した後に、導電タングステン層５とプラチナ含有層１１との界面４にタングステン酸化層がどのぐらい形成されるかを示す。図３は、１５原子％以上（本例では約３０原子％）のルテニウムの場合には、Ｎ2／Ｏ2雰囲気内で６００℃で１時間加熱した後に、界面４に極めて少量の酸素が存在するだけとなることを示す。この酸素は下部電極１１を設ける前に既に存在していたものと予想される。この量の酸素は導電領域５のタングステン上に密閉タングステン酸化膜を形成するには不十分である。
本発明半導体デバイスの第１の実施例は次の通りである（図４、５及び１参照）。図４はゲート電極１５、ドレイン領域２０及びソース領域２１を有するスイッチングトランジスタ１を半導体本体３内に既知の方法でどの様に形成するかを示す。ゲート電極１５及びドレイン及びソース領域２０及び２１にシリサイド層２２を既知の方法で設ける。トランジスタを既知の方法で燐珪酸ガラス層（ＰＳＧ）１７により覆う。この層１７に、ドレイン及びソース領域２０、２１の区域において既知の方法でタングステンプラグ２５、５を設けてソース領域２１上に導電領域５を形成する。次に、２００ｎｍのプラチナ／ルテニウム（７０／３０原子％）の層を半導体本体３の表面上に設ける。この層は室温で０．６５ｍＰａアルゴンの圧力でスパッタする（ＲＦスパッタリング、５００Ｗパワー）。ここでは２つのスパッタリング源を使用し、約１．５ｎｍの厚さのルテニウム層とプラチナ層を交互に堆積する。この場合にはプラチナ層を最終層にするのが好ましい。次に、堆積したこれらの層をＮ2／Ｏ2（８０／２０）雰囲気内で６００℃で１時間ベーキングする。これにより図３に示す本発明による構造を有する下部電極１１が生成される。最後に設けた層をプラチナにしたので、ベーキング後に下部電極の良好な表面が得られる。このような表面を有する下部電極１１上に設けられる酸化物強誘電体１２は既知の疲労効果により生ずるような欠陥に対し高い抵抗力を示す。酸化物強誘電体１２を下部電極１１上に設ける。この強誘電体は既知の物質であり、本例では鉛−ジルコニウムチタン酸塩（ＰＺＴ）であり、これを既知のようにゾル−ゲル技術により設ける。これは、メトオキシエタノール内に１．１：０．３５：０．６５の組成比でリードアセテート、ジルコニウムブトキサイド及びチタニウムｎ−ブトキサイドを含む溶液（約０．４５モル濃度）で出発する。この溶液を回転塗布処理（回転速度２５００ｒｐｍ、３０ｓ）により下部電極上に設ける。層１２を設けた後に、これを酸素雰囲気内で５５０℃で３０分間ベーキングする。１回の回転塗布処理及び１回のベーキングサイクルにおいて得られる強誘電体の層厚は約０．１μmである。約０．２μmの所望の層厚を得るために、この処理を２回実施する。次いで層を６００℃で１時間ベーキングする。上述の処理により得られる鉛−ジルコニウムチタン酸塩の組成はＰｂ1.0Ｚｒ0.35Ｔｉ0.65Ｏ3である。或いは又、スパッタリング又は有機金属化学気相成長（ＯＭＣＶＤ）のような既知の技術を使用することができる。鉛チタン酸塩（ＰＴ）、鉛−ランタニウム−ジルコニウムチタン酸塩、又は他の幾つかの酸化物強誘電体を使用することもできる。プラチナ上部電極１３をスパッタリングにより誘電体１２上に設ける（図５参照）。上部電極１３、誘電体１２及び下部電極１１をフォトリソグラフ及びエッチング技術によりパターン化する。このときプラチナ含有層１１１はタングステンプラグ２５の区域においてエッチ除去されない（図１参照）。プラチナ含有層１１１はドレイン領域２０と半導体デバイスの他の部分との間の電気接続も形成する。このようにこのプラチナ層は半導体本体３の表面上の追加の配線層として使用する。次に、半導体本体３の表面を絶縁性ＰＥ（プラズマエンハンスト）ＣＶＤシリコン酸化層２６で覆う。この層にコンタクトホールをエッチングし、その中にチタン／タングステン障壁層及びアルミニウム配線層２７を既知の方法で設ける。このように製造された半導体デバイスは導電領域５と下部電極１１との間の極めて低い抵抗値（即ち実際には約１０-8Ω／ｃｍ2）を有する。
図６は本発明半導体デバイスの第２の実施例を示す。本例では導電性酸化物を形成しうる金属の層１１０をプラチナ含有層１１１と導電領域５との間に設ける。本例でもプラチナ含有層１１１の酸化し易さが著しく減少する。このようなデバイスは比較的製造が容易である。先の実施例（図４）と同様にタングステンリードスルー領域５を有する燐珪酸ガラス層１７で被覆されたＭＯＳトランジスタから出発して、導電領域５上に１００ｎｍのルテニウムの層と１００ｎｍのプラチナの層を順に設ける。これらの層は室温で０．６５ｍＰａアルゴンの圧力でスパッタする（ＲＦスパッタリング、５００Ｗパワー）。スパッタした層をＮ2／Ｏ2雰囲気内で６００℃で１時間ベーキングする。これにより約２５原子％のプラチナを含むルテニウム層１１０と、約１５−２０原子％のルテニウムを含むプラチナ層１１１と、ルテニウム酸化層１１２をこの順に具える下部電極１１が得られる。ルテニウム／プラチナ７５／２５層とプラチナ／ルテニウム８５／１５層の両層が酸素拡散を阻止する役割を演ずるものと推測される。ＡＥＳ分析の結果は下部電極１１の表面はプラチナの濃度が高いことを示した。この高濃度プラチナ表面は次にこの表面に設けられる酸化物強誘電体の良好な基板をもたらすものと推測される。次に、既知のスパッタリングプロセスによりＰＺＴを強誘電体１２として下部電極上に設け、次いでプラチナを上部電極１３を設ける。次に上部電極１３、誘電体１２及び下部電極１１を既知のようにフォトリソグラフィ及びエッチングによりパターン化する。次に既知のようにＰＥＣＶＤシリコン酸化物層２６を被覆し、上部電極１３に接点手段２７を設けて半導体デバイスを完成させる。この実施例も導電領域５と下部電極１１との間に極めて良好な電気的接触（即ち１０-8Ω／ｃｍ2）を有する。
本発明は上述の実施例に限定されない。例えば、実施例１及び２を組み合わせることもできる。この場合には、最初にルテニウム層を導電表面５上に設け、その後にプラチナ／ルテニウム層を共堆積処理により設ける。更に、キャパシタ２を各実施例においてＭＯＳトランジスタ１のソース領域上に位置させることができる。また、例えばバイポーラトランジスタのような他のスイッチング素子を使用することもできること明らかである。更に、導電領域５はタングステン以外の材料、例えばドープシリコン、シリサイド、シリコン−ゲルマニウム、又はタングステン以外の金属を使用することもできる。本発明半導体デバイスを製造する特定の技術について上述したが、これは本発明半導体デバイスの製造方法はこのような技術によって実施しうるのみであることを意味するものではない。例えば、電極１１、１３を設けるスパッタリングの代わりに、化学気相成長（ＣＶＤ）又は電気化学成長のような他の技術を使用することもできる。強誘電体は溶液−ゲル技術の代わりにスパッタリングにより設けることもできる。既知の技術に関しもっと詳しいことを知りたければ、S.M. Sze: "VLSI Technology", Mc-Graw-Hill Book Company, 及びS. Wolf: "Silicon Processing for the VLSI Era" vol.1,2, Lattce Pressを参照されたい。
【図面の簡単な説明】
図１は本発明半導体デバイスの断面図であり、
図２及び図３は種々の下部電極に対するオージェ電子分光法（ＡＥＳ）の測定結果を示すグラフ（横軸にスパッタリング時間、縦軸に原子濃度がプロットされている）、
図４及び図５は本発明半導体デバイスの種々の製造工程を示し、
図６は本発明半導体デバイスの他の実施例の断面図である。
Claims (10)
- 導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上に、下部電極、酸化物強誘電体及び上部電極を有する、メモリ素子を構成するキャパシタが存在し、前記下部電極が前記導電領域と電気的に接触するとともにプラチナと導電性金属酸化物を形成しうる金属を含む層を具えている半導体デバイスにおいて、
前記下部電極は導電性金属酸化物の層を具え、且つ前記プラチナを含む層（１１１）が導電性金属酸化物を形成しうる金属を１５原子％以上含み、且つ前記導電性金属酸化物の層が前記プラチナを含む層と前記強誘電体との間に存在することを特徴とする半導体デバイス。 - 導電性金属酸化物を形成しうる前記金属はルテニウムであることを特徴とする請求項１記載の半導体デバイス。
- 前記プラチナ含有層と前記導電領域との間に導電性酸化物を形成しうる金属の層が存在していることを特徴とする請求項１又は２記載の半導体デバイス。
- 前記導電領域はタングステンで構成されていることを特徴とする請求項１〜３のいずれかに記載の半導体デバイス。
- 半導体デバイスの他の部分間又は他の部分への電気的接続が前記プラチナを含む層から形成されていることを特徴とする請求項１〜４のいずれかに記載の半導体デバイス。
- 導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上に、下部電極、誘電体及び上部電極を有する、メモリ素子を構成するキャパシタが設けられた半導体デバイスの製造するにあたり、前記導電領域上にプラチナと導電性金属酸化物を形成しうる金属を含む層を具える下部電極を設ける工程と、酸化物強誘電体を設ける工程と、酸素含有雰囲気内において高温処理を実行する工程と、上部電極を設ける工程とを具える半導体デバイスの製造方法において
前記下部電極はプラチナと導電性酸化物を形成しうる金属の堆積により設け、導電性酸化物を形成しうる前記金属は２０原子％以上含有させ、該堆積後に酸素含有雰囲気内における前記高温処理を実行し、その後前記強誘電体を設けることを特徴とする半導体デバイスの製造方法。 - プラチナと導電性酸化物を形成しうる金属の前記堆積は、プラチナと導電性酸化物を形成しうる金属のスパッタリング、化学気相成長又は電気化学成長の何れで行なうことを特徴とする請求項６記載の半導体デバイスの製造方法。
- 導電性酸化物を形成しうる前記金属としてルテニウムを設けることを特徴とする請求項６又は７記載の方法。
- プラチナと導電性金属酸化物を形成しうる前記金属の前記堆積後であるが、前記高温処理前に、プラチナ層を前記堆積により生成された金属層の上に設けることを特徴とする請求項６又は７記載の方法。
- プラチナと導電性金属酸化物を形成しうる前記金属の前記堆積前に、導電性金属酸化物を形成しうる金属の層を前記導電領域上に設けることを特徴とする請求項６又は７記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AT94202867.1 | 1994-10-04 | ||
| EP94202867 | 1994-10-04 | ||
| PCT/IB1995/000799 WO1996010845A2 (en) | 1994-10-04 | 1995-09-26 | Semiconductor device comprising a ferroelectric memory element with a lower electrode provided with an oxygen barrier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09507342A JPH09507342A (ja) | 1997-07-22 |
| JP3804972B2 true JP3804972B2 (ja) | 2006-08-02 |
Family
ID=8217255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51156396A Expired - Fee Related JP3804972B2 (ja) | 1994-10-04 | 1995-09-26 | 半導体デバイス及びその製造方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US5744832A (ja) |
| EP (1) | EP0737364B1 (ja) |
| JP (1) | JP3804972B2 (ja) |
| KR (1) | KR100342296B1 (ja) |
| CA (1) | CA2178091A1 (ja) |
| DE (1) | DE69508737T2 (ja) |
| MX (1) | MX9602406A (ja) |
| TW (1) | TW286401B (ja) |
| WO (1) | WO1996010845A2 (ja) |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100200299B1 (ko) * | 1995-11-30 | 1999-06-15 | 김영환 | 반도체 소자 캐패시터 형성방법 |
| JP2830845B2 (ja) * | 1996-06-26 | 1998-12-02 | 日本電気株式会社 | 半導体記憶装置 |
| DE19640243A1 (de) * | 1996-09-30 | 1998-04-09 | Siemens Ag | Kondensator mit einer Sauerstoff-Barriereschicht und einer ersten Elektrode aus einem Nichtedelmetall |
| US5790366A (en) * | 1996-12-06 | 1998-08-04 | Sharp Kabushiki Kaisha | High temperature electrode-barriers for ferroelectric and other capacitor structures |
| JP3385889B2 (ja) * | 1996-12-25 | 2003-03-10 | 株式会社日立製作所 | 強誘電体メモリ素子及びその製造方法 |
| JPH10200072A (ja) * | 1997-01-10 | 1998-07-31 | Sony Corp | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| JP3201468B2 (ja) * | 1997-05-26 | 2001-08-20 | 日本電気株式会社 | 容量素子及びその製造方法 |
| EP0941552B1 (en) * | 1997-07-08 | 2009-11-25 | Nxp B.V. | Semiconductor device with memory capacitor and method of manufacturing such a device |
| US6078072A (en) * | 1997-10-01 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor |
| TW483156B (en) * | 1997-11-05 | 2002-04-11 | Ibm | Structure of a material/noble metal substrate laminate and semiconductor memory element |
| US6236101B1 (en) * | 1997-11-05 | 2001-05-22 | Texas Instruments Incorporated | Metallization outside protective overcoat for improved capacitors and inductors |
| KR100533991B1 (ko) | 1997-12-27 | 2006-05-16 | 주식회사 하이닉스반도체 | 반도체 장치의 고유전체 캐패시터 제조방법 |
| US6303952B1 (en) * | 1998-01-14 | 2001-10-16 | Texas Instruments Incorporated | Contact structure with an oxide silicidation barrier |
| US6150706A (en) | 1998-02-27 | 2000-11-21 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US6682970B1 (en) * | 1998-02-27 | 2004-01-27 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US7034353B2 (en) | 1998-02-27 | 2006-04-25 | Micron Technology, Inc. | Methods for enhancing capacitors having roughened features to increase charge-storage capacity |
| US6271131B1 (en) | 1998-08-26 | 2001-08-07 | Micron Technology, Inc. | Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers |
| US6323081B1 (en) * | 1998-09-03 | 2001-11-27 | Micron Technology, Inc. | Diffusion barrier layers and methods of forming same |
| US6239028B1 (en) * | 1998-09-03 | 2001-05-29 | Micron Technology, Inc. | Methods for forming iridium-containing films on substrates |
| US6284655B1 (en) | 1998-09-03 | 2001-09-04 | Micron Technology, Inc. | Method for producing low carbon/oxygen conductive layers |
| US6174735B1 (en) * | 1998-10-23 | 2001-01-16 | Ramtron International Corporation | Method of manufacturing ferroelectric memory device useful for preventing hydrogen line degradation |
| KR20000044902A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 강유전체 메모리 소자 제조 방법 |
| DE19901210A1 (de) * | 1999-01-14 | 2000-07-27 | Siemens Ag | Halbleiterbauelement und Verfahren zu dessen Herstellung |
| US6075264A (en) | 1999-01-25 | 2000-06-13 | Samsung Electronics Co., Ltd. | Structure of a ferroelectric memory cell and method of fabricating it |
| JP3211809B2 (ja) * | 1999-04-23 | 2001-09-25 | ソニー株式会社 | 半導体記憶装置およびその製造方法 |
| US6329286B1 (en) | 1999-04-27 | 2001-12-11 | Micron Technology, Inc. | Methods for forming conformal iridium layers on substrates |
| US6465828B2 (en) | 1999-07-30 | 2002-10-15 | Micron Technology, Inc. | Semiconductor container structure with diffusion barrier |
| US6417537B1 (en) | 2000-01-18 | 2002-07-09 | Micron Technology, Inc. | Metal oxynitride capacitor barrier layer |
| DE10010288C1 (de) * | 2000-02-25 | 2001-09-20 | Infineon Technologies Ag | Verfahren zur Herstellung einer ferroelektrischen Kondensatoranordnung |
| US6660631B1 (en) * | 2000-08-31 | 2003-12-09 | Micron Technology, Inc. | Devices containing platinum-iridium films and methods of preparing such films and devices |
| US6787833B1 (en) * | 2000-08-31 | 2004-09-07 | Micron Technology, Inc. | Integrated circuit having a barrier structure |
| JP3681632B2 (ja) * | 2000-11-06 | 2005-08-10 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| DE10061580A1 (de) * | 2000-12-11 | 2002-06-27 | Infineon Technologies Ag | Speichereinrichtung und Verfahren zu deren Betrieb |
| US7378719B2 (en) * | 2000-12-20 | 2008-05-27 | Micron Technology, Inc. | Low leakage MIM capacitor |
| KR100410716B1 (ko) * | 2001-03-07 | 2003-12-18 | 주식회사 하이닉스반도체 | 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법 |
| KR20030025671A (ko) * | 2001-09-22 | 2003-03-29 | 주식회사 하이닉스반도체 | 커패시터의 제조방법 |
| KR100431294B1 (ko) * | 2001-10-06 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| KR100432882B1 (ko) * | 2001-10-12 | 2004-05-22 | 삼성전자주식회사 | 강유전성 메모리 장치 형성 방법 |
| EP1324392B1 (en) * | 2001-12-28 | 2009-12-09 | STMicroelectronics S.r.l. | Capacitor for semiconductor integrated devices |
| US6583507B1 (en) * | 2002-04-26 | 2003-06-24 | Bum Ki Moon | Barrier for capacitor over plug structures |
| JP3894554B2 (ja) * | 2002-08-07 | 2007-03-22 | 松下電器産業株式会社 | 容量素子及びその製造方法 |
| KR100474072B1 (ko) | 2002-09-17 | 2005-03-10 | 주식회사 하이닉스반도체 | 귀금속 박막의 형성 방법 |
| DE10303316A1 (de) * | 2003-01-28 | 2004-08-12 | Forschungszentrum Jülich GmbH | Schneller remanenter Speicher |
| US7297602B2 (en) * | 2003-09-09 | 2007-11-20 | Sharp Laboratories Of America, Inc. | Conductive metal oxide gate ferroelectric memory transistor |
| US7378286B2 (en) * | 2004-08-20 | 2008-05-27 | Sharp Laboratories Of America, Inc. | Semiconductive metal oxide thin film ferroelectric memory transistor |
| US7109079B2 (en) * | 2005-01-26 | 2006-09-19 | Freescale Semiconductor, Inc. | Metal gate transistor CMOS process and method for making |
| KR100707783B1 (ko) * | 2005-10-10 | 2007-04-17 | 삼성전기주식회사 | 컬러 휠 유니트 및 그 제작 방법 |
| US9299643B2 (en) * | 2008-09-29 | 2016-03-29 | Cypress Semiconductor Corporation | Ruthenium interconnect with high aspect ratio and method of fabrication thereof |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| US8723654B2 (en) | 2010-07-09 | 2014-05-13 | Cypress Semiconductor Corporation | Interrupt generation and acknowledgment for RFID |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
| US9548348B2 (en) * | 2013-06-27 | 2017-01-17 | Cypress Semiconductor Corporation | Methods of fabricating an F-RAM |
| CN104600073B (zh) * | 2013-10-30 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | Otp器件及制造方法 |
| CN104576648B (zh) * | 2014-08-19 | 2017-03-29 | 上海华虹宏力半导体制造有限公司 | Otp器件及其制造方法 |
| JP6805674B2 (ja) * | 2016-09-21 | 2020-12-23 | 豊田合成株式会社 | 発光素子及びその製造方法 |
| KR20190008047A (ko) | 2017-07-14 | 2019-01-23 | 에스케이하이닉스 주식회사 | 강유전성 메모리 소자 |
| US10411017B2 (en) * | 2017-08-31 | 2019-09-10 | Micron Technology, Inc. | Multi-component conductive structures for semiconductor devices |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5003428A (en) * | 1989-07-17 | 1991-03-26 | National Semiconductor Corporation | Electrodes for ceramic oxide capacitors |
| JPH03256691A (ja) * | 1990-03-08 | 1991-11-15 | Fanuc Ltd | 産業用ロボットに於ける旋回軸のケーブル処理構造 |
| EP0478799B1 (en) * | 1990-04-24 | 1996-12-04 | Ramtron International Corporation | Semiconductor device having ferroelectric material and method of producing the same |
| JPH0485878A (ja) * | 1990-07-26 | 1992-03-18 | Seiko Epson Corp | 半導体装置 |
| EP0490288A3 (en) * | 1990-12-11 | 1992-09-02 | Ramtron Corporation | Process for fabricating pzt capacitors as integrated circuit memory elements and a capacitor storage element |
| US5142437A (en) * | 1991-06-13 | 1992-08-25 | Ramtron Corporation | Conducting electrode layers for ferroelectric capacitors in integrated circuits and method |
| US5164808A (en) * | 1991-08-09 | 1992-11-17 | Radiant Technologies | Platinum electrode structure for use in conjunction with ferroelectric materials |
| JP3207227B2 (ja) * | 1991-11-08 | 2001-09-10 | ローム株式会社 | 不揮発性半導体記憶装置 |
| US5382817A (en) * | 1992-02-20 | 1995-01-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a ferroelectric capacitor with a planarized lower electrode |
| US5216572A (en) * | 1992-03-19 | 1993-06-01 | Ramtron International Corporation | Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors |
| US5191510A (en) * | 1992-04-29 | 1993-03-02 | Ramtron International Corporation | Use of palladium as an adhesion layer and as an electrode in ferroelectric memory devices |
| US5313089A (en) * | 1992-05-26 | 1994-05-17 | Motorola, Inc. | Capacitor and a memory cell formed therefrom |
| JP3212194B2 (ja) * | 1992-09-11 | 2001-09-25 | 株式会社東芝 | 半導体装置の製造方法 |
| DE69404189T2 (de) * | 1993-03-31 | 1998-01-08 | Texas Instruments Inc | Leicht donatoren-dotierte Elektroden für Materialien mit hoher dielektrischer Konstante |
| JPH0793969A (ja) * | 1993-09-22 | 1995-04-07 | Olympus Optical Co Ltd | 強誘電体容量素子 |
| JPH07312365A (ja) * | 1994-05-17 | 1995-11-28 | Hitachi Ltd | 半導体装置の製造方法 |
| US5622893A (en) * | 1994-08-01 | 1997-04-22 | Texas Instruments Incorporated | Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| JPH0864767A (ja) * | 1994-08-23 | 1996-03-08 | Olympus Optical Co Ltd | 半導体装置 |
| JP3322031B2 (ja) * | 1994-10-11 | 2002-09-09 | 三菱電機株式会社 | 半導体装置 |
| US5555486A (en) * | 1994-12-29 | 1996-09-10 | North Carolina State University | Hybrid metal/metal oxide electrodes for ferroelectric capacitors |
-
1995
- 1995-09-26 WO PCT/IB1995/000799 patent/WO1996010845A2/en active IP Right Grant
- 1995-09-26 DE DE69508737T patent/DE69508737T2/de not_active Expired - Fee Related
- 1995-09-26 EP EP95930695A patent/EP0737364B1/en not_active Expired - Lifetime
- 1995-09-26 CA CA002178091A patent/CA2178091A1/en not_active Abandoned
- 1995-09-26 MX MX9602406A patent/MX9602406A/es unknown
- 1995-09-26 KR KR1019960702917A patent/KR100342296B1/ko not_active IP Right Cessation
- 1995-09-26 JP JP51156396A patent/JP3804972B2/ja not_active Expired - Fee Related
- 1995-10-03 US US08/538,515 patent/US5744832A/en not_active Expired - Fee Related
- 1995-11-01 TW TW084111506A patent/TW286401B/zh active
-
1998
- 1998-02-18 US US09/025,372 patent/US6140173A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| MX9602406A (es) | 1997-03-29 |
| DE69508737D1 (de) | 1999-05-06 |
| EP0737364A1 (en) | 1996-10-16 |
| KR100342296B1 (ko) | 2002-11-29 |
| CA2178091A1 (en) | 1996-04-11 |
| WO1996010845A2 (en) | 1996-04-11 |
| JPH09507342A (ja) | 1997-07-22 |
| WO1996010845A3 (en) | 1996-06-06 |
| US5744832A (en) | 1998-04-28 |
| EP0737364B1 (en) | 1999-03-31 |
| US6140173A (en) | 2000-10-31 |
| DE69508737T2 (de) | 1999-10-07 |
| TW286401B (ja) | 1996-09-21 |
| KR970702585A (ko) | 1997-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3804972B2 (ja) | 半導体デバイス及びその製造方法 | |
| US7157783B2 (en) | Platinum stuffed with silicon oxide as a diffusion oxygen barrier for semiconductor devices | |
| US5554559A (en) | Method of manufacturing a semiconductor device having a capacitor with a ferroelectric, dielectric | |
| JP5265848B2 (ja) | 半導体メモリ素子のキャパシタ及びその製造方法 | |
| JP2000091539A (ja) | 半導体装置及びその製造方法 | |
| JP2000040800A (ja) | 強誘電体記憶素子及びその製造方法 | |
| TW571386B (en) | Barrier stack with improved barrier properties | |
| JP3419665B2 (ja) | 半導体装置の製造方法 | |
| KR100382719B1 (ko) | 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조방법 | |
| TWI228798B (en) | Barrier for capacitor over plug structures | |
| KR100308131B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| JP2886524B2 (ja) | 半導体素子のコンデンサの製造方法 | |
| US6303952B1 (en) | Contact structure with an oxide silicidation barrier | |
| KR19980065687A (ko) | 커패시터의 제조방법 | |
| JP2751864B2 (ja) | 酸素拡散バリア性電極とその製造方法 | |
| JP3303788B2 (ja) | 半導体集積回路の電極構造の製造方法 | |
| KR100436057B1 (ko) | 반도체 장치의 고유전체 캐패시터 제조방법 | |
| JPH10214944A (ja) | 半導体装置の製造方法 | |
| KR100597598B1 (ko) | 반도체 소자의 고유전체 캐패시터 형성방법 | |
| KR20010059002A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| JPH10107218A (ja) | 電極配線 | |
| JPH08236719A (ja) | 白金薄膜、半導体装置及びそれらの製造方法 | |
| KR19980029365A (ko) | 강유전체 캐패시터의 제조방법 | |
| JP2002151659A (ja) | 半導体装置、及びその製造方法 | |
| JP2007049068A (ja) | 強誘電体キャパシタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050307 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050418 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050909 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051024 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060303 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060425 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060509 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| LAPS | Cancellation because of no payment of annual fees |