JPS62147757A - 抵抗形成法 - Google Patents
抵抗形成法Info
- Publication number
- JPS62147757A JPS62147757A JP60289053A JP28905385A JPS62147757A JP S62147757 A JPS62147757 A JP S62147757A JP 60289053 A JP60289053 A JP 60289053A JP 28905385 A JP28905385 A JP 28905385A JP S62147757 A JPS62147757 A JP S62147757A
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- Japan
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- resistance
- layer
- melting point
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- Pending
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- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯ８型ＬＳＩ等の集積回路（ＩＣ）を製
作する際に用いるに好適な抵抗形成法に関し、更に詳し
くは高融点金属のシリサイド層を部分的に高抵抗化する
方法に関するものである。
作する際に用いるに好適な抵抗形成法に関し、更に詳し
くは高融点金属のシリサイド層を部分的に高抵抗化する
方法に関するものである。
この発明（／′ｉ、例えばモリブデンシリサイド層を非
晶質の状態に形成した後、このシリサイド層に選択的に
リンをイオン注入してからモリブデンとリンの化合物χ
生ずるように熱処理することによりイオン注入された部
分に高抵抗化するようにしたものである。この発明によ
れば、電極あるいは配線と一体をなす抵抗体？簡単に実
現でき、ＩＣの高集積化及び高速化が可能となる。
晶質の状態に形成した後、このシリサイド層に選択的に
リンをイオン注入してからモリブデンとリンの化合物χ
生ずるように熱処理することによりイオン注入された部
分に高抵抗化するようにしたものである。この発明によ
れば、電極あるいは配線と一体をなす抵抗体？簡単に実
現でき、ＩＣの高集積化及び高速化が可能となる。
従来、ＭＯ８型ＩＣＯ製造プロセスでは、基板上にポリ
シリコン層ン堆積形成した後、このポリシリコン層を所
望の配線パターンにしたがって／？ターニングし、この
／ゼターニングされたポリシリコン層に対して抵抗体と
すべき部分をマスクした状態でリン又はポロンをイオン
注入することによりイオン注入された部分を低抵抗化し
て配線とする技術が知られている。
シリコン層ン堆積形成した後、このポリシリコン層を所
望の配線パターンにしたがって／？ターニングし、この
／ゼターニングされたポリシリコン層に対して抵抗体と
すべき部分をマスクした状態でリン又はポロンをイオン
注入することによりイオン注入された部分を低抵抗化し
て配線とする技術が知られている。
上記した従来技術によれば、配線（又は電極）と一体を
なすポリシリコン抵抗体乞実現できる。
なすポリシリコン抵抗体乞実現できる。
しかしながら、ポリシリコンはリン等乞イオン注入して
もシート抵抗が数１０〔Ω／口〕までしか低下しないの
で、配線抵抗が大きく、高速の信号伝播には不向きであ
った。
もシート抵抗が数１０〔Ω／口〕までしか低下しないの
で、配線抵抗が大きく、高速の信号伝播には不向きであ
った。
そこで、最近のＭＯ８型ＬＳＩ等では、モリブデン、タ
ングステン、チタン等の高融点金属のシリサイド、ある
いはこのようなシリサイドをポリシリコン上に積層した
ポリサイドが配線材料として用いられるようになってき
た。
ングステン、チタン等の高融点金属のシリサイド、ある
いはこのようなシリサイドをポリシリコン上に積層した
ポリサイドが配線材料として用いられるようになってき
た。
高融点金属のシリサイドは、ポリシリコンに比べてシー
ト抵抗が約１桁小さいので、配線材料としては好適であ
るが、抵抗体？形成するには占有面積が広くなって好ま
しくない。このため、高融点金属のシリサイドを配線材
料として用いる場合には、それとは別の抵抗材料で抵抗
体？形成し、この抵抗体にシリサイドの配線を接続する
ことになるが、このようにすると、配線コンタクトのた
めの位置合せ余裕を必要とするので、集積度が低下する
不都合がある。
ト抵抗が約１桁小さいので、配線材料としては好適であ
るが、抵抗体？形成するには占有面積が広くなって好ま
しくない。このため、高融点金属のシリサイドを配線材
料として用いる場合には、それとは別の抵抗材料で抵抗
体？形成し、この抵抗体にシリサイドの配線を接続する
ことになるが、このようにすると、配線コンタクトのた
めの位置合せ余裕を必要とするので、集積度が低下する
不都合がある。
この発明の目的は、高融点金属のシリサイド層を部分的
に高抵抗化する方法乞提供することにある。
に高抵抗化する方法乞提供することにある。
この発明による抵抗形成法は、基板上に高融点金属の非
晶質シリサイド層を形成した後、高融点金属と反応して
高抵抗率の物質乞生成する添加物をシリサイド層に選択
的にイオン注入し、しかる後シリサイド層を熱処理する
ことにより高融点金属と添加物とを反応させてイオン注
入された部分を高抵抗化するようにしたものである。
晶質シリサイド層を形成した後、高融点金属と反応して
高抵抗率の物質乞生成する添加物をシリサイド層に選択
的にイオン注入し、しかる後シリサイド層を熱処理する
ことにより高融点金属と添加物とを反応させてイオン注
入された部分を高抵抗化するようにしたものである。
この発明の抵抗形成法によれば、高融点金属のシリサイ
ド層の所望の部分を高抵抗化できるので、配線（又は電
極）と一体をなす抵抗体？簡単に実現できる。そして、
この発明の方法をＩＣ＃造プロセスに応用すれば、ＩＣ
の高集積化及び高速化を図ることができる。
ド層の所望の部分を高抵抗化できるので、配線（又は電
極）と一体をなす抵抗体？簡単に実現できる。そして、
この発明の方法をＩＣ＃造プロセスに応用すれば、ＩＣ
の高集積化及び高速化を図ることができる。
第１図乃至第３図は、この発明の一実施例による抵抗形
成法を示すもので、各々の図番に対応する工程＋１１〜
（３）乞順次に説明する。 ゛ｆｌ＋シリコン等の半
導体基板１００表面にシリコンオキサイド等の絶縁膜１
２に形成した後、ＣＶＤ（ケミカル・４−パー・デボ・
ジション）法等により絶縁膜１２上にポリシリコン層１
４を堆積形成する。
成法を示すもので、各々の図番に対応する工程＋１１〜
（３）乞順次に説明する。 ゛ｆｌ＋シリコン等の半
導体基板１００表面にシリコンオキサイド等の絶縁膜１
２に形成した後、ＣＶＤ（ケミカル・４−パー・デボ・
ジション）法等により絶縁膜１２上にポリシリコン層１
４を堆積形成する。
そして、ポリシリコン層１４上には、スパッタ法等によ
り例えばモリブデンの非晶質シリサイド層１６を形成す
る。この後、ポリシリコン層１４及びシ＋Ｊサイド層１
６を含むポリサイド層をホトリソグラフィ技術により所
望の抵抗・配線パターンにしたがってパターニングする
。
り例えばモリブデンの非晶質シリサイド層１６を形成す
る。この後、ポリシリコン層１４及びシ＋Ｊサイド層１
６を含むポリサイド層をホトリソグラフィ技術により所
望の抵抗・配線パターンにしたがってパターニングする
。
（２）次に、シリサイド層１６ヲ、抵抗体とすべき部分
を露呈させるようにしてホトレジスト層１８でおおう。
を露呈させるようにしてホトレジスト層１８でおおう。
そして、ホトレジスト層＋８乞マスクとしてシリ丈イド
層１６にリンを選択的にイオン注入する。
層１６にリンを選択的にイオン注入する。
この後、ホトレジスト層１８乞除去する。
（３）次に、熱処理を実施してモリブデンシリサイドＭ
Ｏ８ｉｘのモリブデンの一部をリンと反応させることに
より化合物Ｍ。ＰＹ生成させる。この化合物ＭｏＰは抵
抗率が非常に高いため、先にイオン注入された部分は高
抵抗化され、抵抗体１６Ｒとなる。
Ｏ８ｉｘのモリブデンの一部をリンと反応させることに
より化合物Ｍ。ＰＹ生成させる。この化合物ＭｏＰは抵
抗率が非常に高いため、先にイオン注入された部分は高
抵抗化され、抵抗体１６Ｒとなる。
また、このときの熱処理により、イオン注入しなかった
部分は結晶化し、シート抵抗にして数〔Ω／口〕程度に
低抵抗化され、電極（又は配線）部１６Ａ及び１６Ｂと
なる。
部分は結晶化し、シート抵抗にして数〔Ω／口〕程度に
低抵抗化され、電極（又は配線）部１６Ａ及び１６Ｂと
なる。
と記のようにして製作される抵抗体１６Ｒは、平面構造
を第４図に示すように両端に電極（又は配線）部１６Ａ
及び１６Ｂが一体的に形成されたものとなる。
を第４図に示すように両端に電極（又は配線）部１６Ａ
及び１６Ｂが一体的に形成されたものとなる。
抵抗体１６Ｒのシート抵抗は、第２図の工程におけるリ
ンイオン注入量、第３図の工程における熱処理の温度及
び時間等に依存する。例えば、ポリシリコン層１４の厚
さ’ａ？１０１００（ｎ、モリブデンシリサイド層１６
の厚さ乞２００（ｎｍ：）とし、熱処理？ランプアニー
ル去により１０秒間実施した場合、シート抵抗とリンイ
オン注入量との関係は第５図１で示すようになり、シー
ト抵抗と熱処理温度との関隙は第６図（Ｃ示すようにな
った。
ンイオン注入量、第３図の工程における熱処理の温度及
び時間等に依存する。例えば、ポリシリコン層１４の厚
さ’ａ？１０１００（ｎ、モリブデンシリサイド層１６
の厚さ乞２００（ｎｍ：）とし、熱処理？ランプアニー
ル去により１０秒間実施した場合、シート抵抗とリンイ
オン注入量との関係は第５図１で示すようになり、シー
ト抵抗と熱処理温度との関隙は第６図（Ｃ示すようにな
った。
第５図において、線Ａ及びＢは、熱処理温度が一’Ｐ−
ｎＬツレ１０５０Ｃ０Ｃ〕及ヒ１１００［：ｏＣ，：ｌ
）場合’Ｙ示？第５図によると、熱処理温度が同じであ
ればリンイオン注入量が少ない方がシート抵抗が高く、
リンイオン注入量が同じであれば熱処理温度が低い方が
シート抵抗が高いことがわかる。また、第６図は、リン
イオンを加速電圧６０［ｋｅＶ］、ドーズ量１ｘ１０
（ｃｍ−２：ｌの条件で注入した場合を示し、これに
よれば、熱処理温度が低い方がシート抵抗が高いことが
わかる。
ｎＬツレ１０５０Ｃ０Ｃ〕及ヒ１１００［：ｏＣ，：ｌ
）場合’Ｙ示？第５図によると、熱処理温度が同じであ
ればリンイオン注入量が少ない方がシート抵抗が高く、
リンイオン注入量が同じであれば熱処理温度が低い方が
シート抵抗が高いことがわかる。また、第６図は、リン
イオンを加速電圧６０［ｋｅＶ］、ドーズ量１ｘ１０
（ｃｍ−２：ｌの条件で注入した場合を示し、これに
よれば、熱処理温度が低い方がシート抵抗が高いことが
わかる。
従って、所望のシート抵抗を得るためには、イオン注入
量、熱処理の温度や時間を適宜設定すればよいことにな
る。
量、熱処理の温度や時間を適宜設定すればよいことにな
る。
上記実施例では、ポリサイ−構造の抵抗体についてこの
発明を説明したが、この発明はシリサイド単層の場合に
も実施可拒である。
発明を説明したが、この発明はシリサイド単層の場合に
も実施可拒である。
以上のように、この発明によれば、高融点金属のシリサ
イド層の所望の部分を高抵抗化して抵抗体とすることが
できるので、ポリシリコンの場合に比べて配線抵抗？低
減しつると共に別の抵抗材０ 料で抵抗体を形成する
工程？省略することができ、高速且つ高集積のｒｃｙ実
現しうる効果が得られるものである。
イド層の所望の部分を高抵抗化して抵抗体とすることが
できるので、ポリシリコンの場合に比べて配線抵抗？低
減しつると共に別の抵抗材０ 料で抵抗体を形成する
工程？省略することができ、高速且つ高集積のｒｃｙ実
現しうる効果が得られるものである。
第１図乃至第３図は、この発明の一実施例１ｃよる抵抗
形成法を示す基板断１図、 第４図は、抵抗体の平面図、 第５図は、抵抗体のシート抵抗とリンイオン注入量との
関係を示すグラフ、 第６図は、抵抗体のシート抵抗と熱処理温度との関係を
示すグラフである。 １０・・・半導体基板、１２・・・絶縁膜、■４・・・
ボ１ノシリコン層、Ｉ６・・・シリサイド層、１６Ｒ・
・・抵抗体、１６Ａ。 １６Ｂ・・・電極（又は配線）部。 出願人 日本楽器製造株式会社 代理人 弁理士 伊 天敏昭 第 １ 図げ１ｊサイＶｔｖクーニンク゛）第２ 図Ｃ
リンイすン注入】 第３図（熱処理）
形成法を示す基板断１図、 第４図は、抵抗体の平面図、 第５図は、抵抗体のシート抵抗とリンイオン注入量との
関係を示すグラフ、 第６図は、抵抗体のシート抵抗と熱処理温度との関係を
示すグラフである。 １０・・・半導体基板、１２・・・絶縁膜、■４・・・
ボ１ノシリコン層、Ｉ６・・・シリサイド層、１６Ｒ・
・・抵抗体、１６Ａ。 １６Ｂ・・・電極（又は配線）部。 出願人 日本楽器製造株式会社 代理人 弁理士 伊 天敏昭 第 １ 図げ１ｊサイＶｔｖクーニンク゛）第２ 図Ｃ
リンイすン注入】 第３図（熱処理）
Claims (1)
- 【特許請求の範囲】 （ａ）基板上に高融点金属の非晶質シリサイド層を形成
する工程と、 （ｂ）前記高融点金属と反応して高抵抗率の物質を生成
する添加物を前記シリサイド層に対して選択的にイオン
注入する工程と、 （ｃ）このイオン注入工程の後前記シリサイド層を熱処
理することにより前記高融点金属と前記添加物とを反応
させてイオン注入された部分を高抵抗化する工程と を含む抵抗形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60289053A JPS62147757A (ja) | 1985-12-21 | 1985-12-21 | 抵抗形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60289053A JPS62147757A (ja) | 1985-12-21 | 1985-12-21 | 抵抗形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62147757A true JPS62147757A (ja) | 1987-07-01 |
Family
ID=17738212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60289053A Pending JPS62147757A (ja) | 1985-12-21 | 1985-12-21 | 抵抗形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62147757A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376264A (ja) * | 1989-08-18 | 1991-04-02 | Toshiba Corp | 入力保護回路装置 |
| US5013686A (en) * | 1987-09-30 | 1991-05-07 | Samsung Electronics Co., Ltd. | Method of making semiconductor devices having ohmic contact |
| US6187617B1 (en) | 1999-07-29 | 2001-02-13 | International Business Machines Corporation | Semiconductor structure having heterogeneous silicide regions and method for forming same |
-
1985
- 1985-12-21 JP JP60289053A patent/JPS62147757A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5013686A (en) * | 1987-09-30 | 1991-05-07 | Samsung Electronics Co., Ltd. | Method of making semiconductor devices having ohmic contact |
| JPH0376264A (ja) * | 1989-08-18 | 1991-04-02 | Toshiba Corp | 入力保護回路装置 |
| US6187617B1 (en) | 1999-07-29 | 2001-02-13 | International Business Machines Corporation | Semiconductor structure having heterogeneous silicide regions and method for forming same |
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