JPS6152595B2 - - Google Patents
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Description
【発明の詳細な説明】
本発明は、高い加工温度に耐えることのできる
半導体用電気伝導性配線および領域、さらに詳し
く言えば、金属ケイ化物の配線および接点パツ
ド、ならびにかかる金属ケイ化物配線およびパツ
ドを沈着させ画定するためのプロセスに関するも
のである。
半導体用電気伝導性配線および領域、さらに詳し
く言えば、金属ケイ化物の配線および接点パツ
ド、ならびにかかる金属ケイ化物配線およびパツ
ドを沈着させ画定するためのプロセスに関するも
のである。
半導体装置用の適当な不純物の形をとつた、多
結晶シリコンの配線が、半導体装置中でより一般
に用いられている金属導線に代るものとして示唆
され使用されてきた。多結晶シリコン配線は、ゲ
ート素子を形成してソース領域およびドレイン領
域を決定する開口を画定するのに使用できるた
め、絶縁ゲート電界効果形トランジスタ装置の製
造に特に有利なことがわかつている。これによつ
て、ソース領域およびドレイン領域を形成した後
でゲートを製造する場合には不可能な各領域をゲ
ート電極に対して非常に精確に位置設定すること
が可能となる。多結晶シリコン・ゲート電極はソ
ース領域およびドレイン領域の形成に使用され
る、半導体装置用不純物を導入するのに必要な高
温度に耐えられるため、ソース領域およびドレイ
ン領域の画定に使用することができる。
結晶シリコンの配線が、半導体装置中でより一般
に用いられている金属導線に代るものとして示唆
され使用されてきた。多結晶シリコン配線は、ゲ
ート素子を形成してソース領域およびドレイン領
域を決定する開口を画定するのに使用できるた
め、絶縁ゲート電界効果形トランジスタ装置の製
造に特に有利なことがわかつている。これによつ
て、ソース領域およびドレイン領域を形成した後
でゲートを製造する場合には不可能な各領域をゲ
ート電極に対して非常に精確に位置設定すること
が可能となる。多結晶シリコン・ゲート電極はソ
ース領域およびドレイン領域の形成に使用され
る、半導体装置用不純物を導入するのに必要な高
温度に耐えられるため、ソース領域およびドレイ
ン領域の画定に使用することができる。
ある種の半導体装置の用途、特に高い装置作動
速度が望まれるものの場合には、多結晶シリコン
配線の伝導性を望ましいレベルにまで増大させる
ことができない。耐火性金属ケイ化物から形成さ
れた配線は、米国特許第4141022号に記述されて
いるように、多結晶シリコンに代るものとして示
唆されてきた。しかしながら、かかる金属ケイ化
物の製造には多くの技術的問題があつた。一般的
に、SiO2などの上側絶縁層によつて金属ケイ化
物の配線を保護しなければならない。絶縁層はう
まく形成できるものの、写真製版技術および減算
エツチング技術を用いて金属ケイ化物とSiOのブ
ラケツト層から配線を画定するのは、両方の物質
を取除くのに同じエツチ剤を使えないために困難
である。このため、残りの配線の統合性に重大な
衝撃を与えかねない過剰エツチングを防止するた
めに、エツチング時間を非常に精確に決定するこ
とが必要となる。
速度が望まれるものの場合には、多結晶シリコン
配線の伝導性を望ましいレベルにまで増大させる
ことができない。耐火性金属ケイ化物から形成さ
れた配線は、米国特許第4141022号に記述されて
いるように、多結晶シリコンに代るものとして示
唆されてきた。しかしながら、かかる金属ケイ化
物の製造には多くの技術的問題があつた。一般的
に、SiO2などの上側絶縁層によつて金属ケイ化
物の配線を保護しなければならない。絶縁層はう
まく形成できるものの、写真製版技術および減算
エツチング技術を用いて金属ケイ化物とSiOのブ
ラケツト層から配線を画定するのは、両方の物質
を取除くのに同じエツチ剤を使えないために困難
である。このため、残りの配線の統合性に重大な
衝撃を与えかねない過剰エツチングを防止するた
めに、エツチング時間を非常に精確に決定するこ
とが必要となる。
この技術で必要とされているのは、半導体装置
上に金属ケイ化物配線を画定するための、簡単で
信頼できる安価な技術である。
上に金属ケイ化物配線を画定するための、簡単で
信頼できる安価な技術である。
本発明によれば、多結晶シリコン層上に自己画
定性の金属ケイ化物層を形成するためのプロセス
がもたらされる。本発明のプロセスでは、ブラン
ケツト二酸化ケイ素層を半導体基板上に成長さ
せ、多結晶シリコン層を二酸化ケイ素フイルム上
に沈着させ、写真製版技術およびエツチング技術
によつて多結晶シリコン層中に望みのパターンを
形成して下側の二酸化ケイ素層の一部を露出さ
せ、金属ケイ化物のコーテイングを半導体基板の
金表面上に沈着させ、ケイ化物のコーテイングを
熱的に酸化して、多結晶シリコン層を覆う金属ケ
イ化物の上面に二酸化ケイ素を形成し、また当初
形成された二酸化ケイ素層の上側の金属ケイ化物
上に金属に富んだ二酸化ケイ素層を形成し、基板
を適当なエツチ剤でエツチして、当初形成された
二酸化ケイ素層上に形成された金属に富んだ二酸
化ケイ素層を取除き、こうして自己画定性の金属
ケイ化物―多結晶シリコン層ができる。
定性の金属ケイ化物層を形成するためのプロセス
がもたらされる。本発明のプロセスでは、ブラン
ケツト二酸化ケイ素層を半導体基板上に成長さ
せ、多結晶シリコン層を二酸化ケイ素フイルム上
に沈着させ、写真製版技術およびエツチング技術
によつて多結晶シリコン層中に望みのパターンを
形成して下側の二酸化ケイ素層の一部を露出さ
せ、金属ケイ化物のコーテイングを半導体基板の
金表面上に沈着させ、ケイ化物のコーテイングを
熱的に酸化して、多結晶シリコン層を覆う金属ケ
イ化物の上面に二酸化ケイ素を形成し、また当初
形成された二酸化ケイ素層の上側の金属ケイ化物
上に金属に富んだ二酸化ケイ素層を形成し、基板
を適当なエツチ剤でエツチして、当初形成された
二酸化ケイ素層上に形成された金属に富んだ二酸
化ケイ素層を取除き、こうして自己画定性の金属
ケイ化物―多結晶シリコン層ができる。
この方法はさらに構造を熱的に酸化して金属ケ
イ化物―多結晶シリコン層の側壁を厚くし、それ
によつて複合層を完全に絶縁するステツプを含ん
でいる。
イ化物―多結晶シリコン層の側壁を厚くし、それ
によつて複合層を完全に絶縁するステツプを含ん
でいる。
添付の図面に則して、本発明の詳細を説明す
る。
る。
ここで図面を参照すると、各断面図は、本発明
のプロセスを実施する際の各段階における基板を
図示したものである。基板10上にSiO2層12
が形成されている。基板は典型的なものでは単結
晶性半導体基板、典型的にはシリコンであり、望
みの装置構造を形成するのに必要な各種の不純物
領域(図示せず)を含むことができる。層12
は、適当な方法で望みの厚さに形成することがで
きる。できれば、基板10のシリコン表面を熱的
に酸化することによつて層12を形成するとよ
い。層12の厚さは基板10中に製造される特定
の構造によつて決まる。基板10中に電界効果形
トランジスタを製造する場合には、層12の厚さ
は典型的なもので250〜1000Åの範囲である。ド
ープされた多結晶シリコンのブランンケツト層1
4を層12上に沈着させ、続いて画定して望みの
パターンを残す。ポリシリコンのブランケツト層
は適当などんな厚さにすることもできるが、現代
の集積回路装置のミクロミニチユア化された構造
と矛盾しない2000〜4000Åの範囲にするとよい。
層14を適当な技術によつて、例えばフオトレジ
スト層を沈着させレジストを露出させて望みのパ
ターンとし、現象することによつて印刻すること
ができる。レジストは、ポリシリコン層14の残
すべき領域上に保持され、露出した部分は減算エ
ツチングによつて取除かれる。別のやり方とし
て、露出部分を反応性イオン・エツチングによつ
て取除くこともできる。ポリシリコン層14の印
刻ステツプの後も残る領域は、基板10上の各種
の能動素子および受動素子を結合して作業回路に
するのに必要な伝導性金属化層とすることがで
き、またこの領域を使用して電界効果形トランジ
スタ用の絶縁ゲートを画定することができる。以
下の図では、層14は電界効果形トランジスタの
絶縁ゲートを示している。金属ケイ化物のブラン
ケツト層16を第1図に示すように基板10の表
面の層14および層12の露出領域上に沈着させ
る。層16の厚さは、一般的に層14の厚さによ
つて支配される。一般に層16の厚さは、層14
の厚さに匹敵するものとすべきであり、できれば
2000〜4000Åの範囲とするとよい。金属ケイ化物
層16の金属は、できればタングステン、ニオ
ブ、モリブデン、ないしタンタルなどの耐火性金
属とする。金属ケイ化物層16は、適当な技術に
よつて沈着させることができる。有利な方法は、
金属およびシリコンの各ターゲツトをEビームで
加熱することによる、金属およびシリコンの共蒸
着である。金属ケイ化物層を蒸着させるための別
の方法は、金属ケイ化物を金属とシリコンの正し
い比率で含むターゲツトからRFスパツタするこ
とである。また基板を回転式テーブルに取付けて
2つのターゲツトからのスパツタリングを使用し
て、望みのフイルムを生成することもできる。シ
リコンと金属の適正な比率は、試行錯誤法によつ
て決定できる。金属―原子をシリコン二原子と蒸
着させるのが望ましいが、両物質は異なる速度で
スパツタして蒸着するのでターゲツト物質が異な
る比率であつてもよい。
のプロセスを実施する際の各段階における基板を
図示したものである。基板10上にSiO2層12
が形成されている。基板は典型的なものでは単結
晶性半導体基板、典型的にはシリコンであり、望
みの装置構造を形成するのに必要な各種の不純物
領域(図示せず)を含むことができる。層12
は、適当な方法で望みの厚さに形成することがで
きる。できれば、基板10のシリコン表面を熱的
に酸化することによつて層12を形成するとよ
い。層12の厚さは基板10中に製造される特定
の構造によつて決まる。基板10中に電界効果形
トランジスタを製造する場合には、層12の厚さ
は典型的なもので250〜1000Åの範囲である。ド
ープされた多結晶シリコンのブランンケツト層1
4を層12上に沈着させ、続いて画定して望みの
パターンを残す。ポリシリコンのブランケツト層
は適当などんな厚さにすることもできるが、現代
の集積回路装置のミクロミニチユア化された構造
と矛盾しない2000〜4000Åの範囲にするとよい。
層14を適当な技術によつて、例えばフオトレジ
スト層を沈着させレジストを露出させて望みのパ
ターンとし、現象することによつて印刻すること
ができる。レジストは、ポリシリコン層14の残
すべき領域上に保持され、露出した部分は減算エ
ツチングによつて取除かれる。別のやり方とし
て、露出部分を反応性イオン・エツチングによつ
て取除くこともできる。ポリシリコン層14の印
刻ステツプの後も残る領域は、基板10上の各種
の能動素子および受動素子を結合して作業回路に
するのに必要な伝導性金属化層とすることがで
き、またこの領域を使用して電界効果形トランジ
スタ用の絶縁ゲートを画定することができる。以
下の図では、層14は電界効果形トランジスタの
絶縁ゲートを示している。金属ケイ化物のブラン
ケツト層16を第1図に示すように基板10の表
面の層14および層12の露出領域上に沈着させ
る。層16の厚さは、一般的に層14の厚さによ
つて支配される。一般に層16の厚さは、層14
の厚さに匹敵するものとすべきであり、できれば
2000〜4000Åの範囲とするとよい。金属ケイ化物
層16の金属は、できればタングステン、ニオ
ブ、モリブデン、ないしタンタルなどの耐火性金
属とする。金属ケイ化物層16は、適当な技術に
よつて沈着させることができる。有利な方法は、
金属およびシリコンの各ターゲツトをEビームで
加熱することによる、金属およびシリコンの共蒸
着である。金属ケイ化物層を蒸着させるための別
の方法は、金属ケイ化物を金属とシリコンの正し
い比率で含むターゲツトからRFスパツタするこ
とである。また基板を回転式テーブルに取付けて
2つのターゲツトからのスパツタリングを使用し
て、望みのフイルムを生成することもできる。シ
リコンと金属の適正な比率は、試行錯誤法によつ
て決定できる。金属―原子をシリコン二原子と蒸
着させるのが望ましいが、両物質は異なる速度で
スパツタして蒸着するのでターゲツト物質が異な
る比率であつてもよい。
第2図に示すように金属ケイ化物層14を酸化
性環にある時間さらしてポリシリコン層14の上
側にある金属ケイ化物層16の上面にSiO2層1
8を形成させる。酸化性環境中では、層14から
シリコン物質が金属ケイ化物層16中に移動し、
酸素と結合してSiO2層18を形成する。それと
は対照的に、SiO2層12の上側にある金属ケイ
化物層16の領域上には、金属に富んだ酸化物層
20が形成されるが、これはエツチ速度が通常の
SiO2よりも著しく大きい。SiO2層12上の金属
ケイ化物層16はこうして分解し、金属または金
属酸化物を放出して金属に乏しい酸化物20を残
す。第2図で層16は、部分的に酸化されたもの
として示してある。第3図では、層16は層12
上の金属に富んだSiO2層20に完全に転換され
たものとして示してある。図に示すようにSiO2
層18を形成するのに必要なシリコンが層14か
ら引出されるので、ポリシリコン層14の厚さは
減少する。層14上の金属ケイ化物層16は保存
されている。
性環にある時間さらしてポリシリコン層14の上
側にある金属ケイ化物層16の上面にSiO2層1
8を形成させる。酸化性環境中では、層14から
シリコン物質が金属ケイ化物層16中に移動し、
酸素と結合してSiO2層18を形成する。それと
は対照的に、SiO2層12の上側にある金属ケイ
化物層16の領域上には、金属に富んだ酸化物層
20が形成されるが、これはエツチ速度が通常の
SiO2よりも著しく大きい。SiO2層12上の金属
ケイ化物層16はこうして分解し、金属または金
属酸化物を放出して金属に乏しい酸化物20を残
す。第2図で層16は、部分的に酸化されたもの
として示してある。第3図では、層16は層12
上の金属に富んだSiO2層20に完全に転換され
たものとして示してある。図に示すようにSiO2
層18を形成するのに必要なシリコンが層14か
ら引出されるので、ポリシリコン層14の厚さは
減少する。層14上の金属ケイ化物層16は保存
されている。
第4図に示すように、基板をSiO2用エツチ
剤、例えば金属に富んだ酸化物層20を選択的に
除去し、SiO2層18は殆んどそのまま残す緩衝
フツ化水素酸溶液にさらす。層20がエツチされ
る速度は、層18が除去されるエツチ速度よりも
著しく大きい。層20は例えばプラズマ・エツチ
ないし反応性イオン・エツチングなど他の方法に
よつて除去することができることを指摘してお
く。これはCF4+H2などの環境を用いるもので、
金属に富んだ層20をSiO2層18よりも著しく
速い速度で除去する。高伝導性の金属ケイ化物領
域をポリシリコン領域14上に沈着させて印刻
し、SiO2保護層18をこのプロセスによつて金
属ケイ化物上に形成できることがわかる。第4図
で金属ケイ化物層16を電界効果形トランジスタ
用のゲートとして使用する場合、通常の写真製版
技術および減算エツチング技術を用いてゲートの
どちらかの側に開口を設け、基板10表面を露出
させることができる。層18の一部も層12と共
に除去される。次に適当な半導体用の不純物を基
板10中に導入して第5図に示すように領域22
および24を形成することができる。
剤、例えば金属に富んだ酸化物層20を選択的に
除去し、SiO2層18は殆んどそのまま残す緩衝
フツ化水素酸溶液にさらす。層20がエツチされ
る速度は、層18が除去されるエツチ速度よりも
著しく大きい。層20は例えばプラズマ・エツチ
ないし反応性イオン・エツチングなど他の方法に
よつて除去することができることを指摘してお
く。これはCF4+H2などの環境を用いるもので、
金属に富んだ層20をSiO2層18よりも著しく
速い速度で除去する。高伝導性の金属ケイ化物領
域をポリシリコン領域14上に沈着させて印刻
し、SiO2保護層18をこのプロセスによつて金
属ケイ化物上に形成できることがわかる。第4図
で金属ケイ化物層16を電界効果形トランジスタ
用のゲートとして使用する場合、通常の写真製版
技術および減算エツチング技術を用いてゲートの
どちらかの側に開口を設け、基板10表面を露出
させることができる。層18の一部も層12と共
に除去される。次に適当な半導体用の不純物を基
板10中に導入して第5図に示すように領域22
および24を形成することができる。
第5図に示すように、層16の表面に層18を
成長させるのに用いたステツプと類似の別の熱的
酸化ステツプによつて、金属ケイ化物層16の側
壁上にSiO2の保護層を形成することができる。
酸化性環境中では、シリコンが層14から層16
のエツジに移動し、酸素と結合して層18の延長
である層26を形成し、上面を保護する。同時に
基板10の表面が酸化されて、熱酸化物層28を
形成する。
成長させるのに用いたステツプと類似の別の熱的
酸化ステツプによつて、金属ケイ化物層16の側
壁上にSiO2の保護層を形成することができる。
酸化性環境中では、シリコンが層14から層16
のエツジに移動し、酸素と結合して層18の延長
である層26を形成し、上面を保護する。同時に
基板10の表面が酸化されて、熱酸化物層28を
形成する。
第1図ないし第5図は、本発明の方法の各プロ
セス・ステツプを図示した一連の断面立面図であ
る。 10……基板、12……SiO2層、14……多
結晶シリコン層、16……金属ケイ化物層。
セス・ステツプを図示した一連の断面立面図であ
る。 10……基板、12……SiO2層、14……多
結晶シリコン層、16……金属ケイ化物層。
Claims (1)
- 1 基板上にSiO2層を形成し、該SiO2層上に多
結晶シリコン層を被着し、該多結晶シリコン層に
パターンを画定して該SiO2層の選択領域を露出
させ、該基板の該SiO2層および該多結晶シリコ
ン層上に高融点金属ケイ化物層を被着し、該基板
を酸化性雰囲気中で加熱して、該多結晶シリコン
層の上側の金属ケイ化物層を金属に富んだSiO2
層に変換し、該基板の酸化表面を、金属に富んだ
該SiO2層を選択的に食刻する食刻剤にさらして
最初のSiO2層を露出させることからなる、基板
上に高融点金属ケイ化物層を形成する方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/164,464 US4285761A (en) | 1980-06-30 | 1980-06-30 | Process for selectively forming refractory metal silicide layers on semiconductor devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5730328A JPS5730328A (en) | 1982-02-18 |
JPS6152595B2 true JPS6152595B2 (ja) | 1986-11-13 |
Family
ID=22594608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8590481A Granted JPS5730328A (en) | 1980-06-30 | 1981-06-05 | Method of forming high melting point metallic silicide layer |
Country Status (4)
Country | Link |
---|---|
US (1) | US4285761A (ja) |
EP (1) | EP0043451B1 (ja) |
JP (1) | JPS5730328A (ja) |
DE (1) | DE3175507D1 (ja) |
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-
1980
- 1980-06-30 US US06/164,464 patent/US4285761A/en not_active Expired - Lifetime
-
1981
- 1981-06-05 JP JP8590481A patent/JPS5730328A/ja active Granted
- 1981-06-05 EP EP81104336A patent/EP0043451B1/en not_active Expired
- 1981-06-05 DE DE8181104336T patent/DE3175507D1/de not_active Expired
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EP0043451B1 (en) | 1986-10-22 |
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