JP2624797B2 - アクティブマトリクス基板の製造方法 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、表示装置に用いられるアクテイブマトリク
ス基板の製造方法。
ス基板の製造方法。
ガラス等の絶縁基板上に薄膜トランジスタ（TFT）等
を形成したアクテイブマトリクス基板においては、画像
の高精細化に伴い画素の開口率の向上等の画質向上およ
び製造の容易さが重要な技術課題となつており、そのた
めに種々の工夫がなされている。このようなアクテイブ
マトリクス基板に関連するものとして実開昭62−120354
号公報記載のものが挙げられる。
を形成したアクテイブマトリクス基板においては、画像
の高精細化に伴い画素の開口率の向上等の画質向上およ
び製造の容易さが重要な技術課題となつており、そのた
めに種々の工夫がなされている。このようなアクテイブ
マトリクス基板に関連するものとして実開昭62−120354
号公報記載のものが挙げられる。
上記従来技術では、マトリクス基板の製造方法とし
て、MOSFETの能動層となるPoly−Si膜形成後ゲート絶縁
膜用SiO2膜，ゲート電極用Poly−Si膜を順次堆積したの
ち、ホトエツチングを行う。すなわち、ホトレジスタを
マスクとして、ゲート電極用Poly−Si膜およびゲート絶
縁膜用SiO2膜をパターニングする。さらに、ホトレジス
トを除去したのち、全面に白金Ptを堆積後、熱処理し、
Ptシリサイド層を形成し、王水で未反応の白金を除去す
る。
て、MOSFETの能動層となるPoly−Si膜形成後ゲート絶縁
膜用SiO2膜，ゲート電極用Poly−Si膜を順次堆積したの
ち、ホトエツチングを行う。すなわち、ホトレジスタを
マスクとして、ゲート電極用Poly−Si膜およびゲート絶
縁膜用SiO2膜をパターニングする。さらに、ホトレジス
トを除去したのち、全面に白金Ptを堆積後、熱処理し、
Ptシリサイド層を形成し、王水で未反応の白金を除去す
る。
この場合、ゲート電極用Poly−Si膜の表面にはPtシリ
サイド層が形成され、低抵抗化が達成されるが、能動層
用Poly−Si膜（MOSFETのチヤネル領域のみならず、ソー
ス・ドレイン領域も含む）の表面もシリサイド化され、
このMOSFETのソース・ドレイン領域に接続されるソース
・ドレイン電極は、シヨツトキー接合となり、良好な特
性のTFTを得ることは、困難であり、そこで、このソー
ス・ドレイン領域からシリサイド層を除去するには、余
分な工程が必要となると同時に完全にシリサイド層を除
去することは、困難であるという問題があつた。
サイド層が形成され、低抵抗化が達成されるが、能動層
用Poly−Si膜（MOSFETのチヤネル領域のみならず、ソー
ス・ドレイン領域も含む）の表面もシリサイド化され、
このMOSFETのソース・ドレイン領域に接続されるソース
・ドレイン電極は、シヨツトキー接合となり、良好な特
性のTFTを得ることは、困難であり、そこで、このソー
ス・ドレイン領域からシリサイド層を除去するには、余
分な工程が必要となると同時に完全にシリサイド層を除
去することは、困難であるという問題があつた。
本発明の目的は、配線抵抗をさげかつ特性の良いTFT
有するアクテイブマトリクス基板およびその製造方法を
提供するにある。
有するアクテイブマトリクス基板およびその製造方法を
提供するにある。
本発明の他の目的は、表示装置を構成した場合に、画
質を向上させるアクテイブマトリクス基板の製造方法を
提供することにある。
質を向上させるアクテイブマトリクス基板の製造方法を
提供することにある。
上記目的を達成するために、以下の工程を含むことを
特徴とするアクテイブマトリクス基板の製造方法を採用
する。
特徴とするアクテイブマトリクス基板の製造方法を採用
する。
（１）所定の絶縁基板上に第１の半導体膜よりなる島領
域を形成する工程。
域を形成する工程。
（２）所定の第１の絶縁膜を介し第２の半導体膜よりな
る所定パターンの層を形成する工程。
る所定パターンの層を形成する工程。
（３）上記第２の半導体膜よりなる所定パターンの層上
に所定金属を堆積した後、上記第２の半導体膜と上記金
属との化合物を形成する工程。
に所定金属を堆積した後、上記第２の半導体膜と上記金
属との化合物を形成する工程。
（４）未反応の上記金属を除去する工程。
（５）上記化合物をマスクとして、上記第１の絶縁膜を
エツチングする工程。
エツチングする工程。
絶縁基板上に形成されるトランジスタ（TFTと略
す。）のソース・ドレイン領域をイオン打ち込みで形成
する場合Poly−Si膜が薄いためソース・ドレイン領域を
覆うようなキヤツプ層（例えばSiO2膜）を形成する必要
がある。もしなければ、ソース・ドレイン領域の濃度調
整が困難であり、良特性のTFTを得られない。そして、
このキヤツプ層はイオン打ち込み後、除去しなければな
らないが、この除去を、ゲート電極たるPoly−Si膜の表
面に低抵抗化のために形成されたシリサイド膜をマスク
として行なうことで、自己整合的に除去でき、微細な加
工が可能になり、TFTの面積縮小さらには、画素電極部
の拡大による開口率の向上が達成できる。
す。）のソース・ドレイン領域をイオン打ち込みで形成
する場合Poly−Si膜が薄いためソース・ドレイン領域を
覆うようなキヤツプ層（例えばSiO2膜）を形成する必要
がある。もしなければ、ソース・ドレイン領域の濃度調
整が困難であり、良特性のTFTを得られない。そして、
このキヤツプ層はイオン打ち込み後、除去しなければな
らないが、この除去を、ゲート電極たるPoly−Si膜の表
面に低抵抗化のために形成されたシリサイド膜をマスク
として行なうことで、自己整合的に除去でき、微細な加
工が可能になり、TFTの面積縮小さらには、画素電極部
の拡大による開口率の向上が達成できる。
また、Poly−Si膜と金属との化合物を形成することに
よつて、TFTのソース部と信号電極との間の接合部、TFT
のゲート部と走査電極との接続部にコンタクトスルーホ
ールを設けなくてもよくこれも開口率向上につながる。
よつて、TFTのソース部と信号電極との間の接合部、TFT
のゲート部と走査電極との接続部にコンタクトスルーホ
ールを設けなくてもよくこれも開口率向上につながる。
本発明のその他の特徴・効果は以下の記載から明らか
となるであろう。
となるであろう。
第１図に本発明の一実施例を示す。
ガラスよりなる絶縁基板１上に、薄膜トランジスタの
能動層Poly−Si膜（第１の半導体膜に相当する。）12が
低圧気相成長（LPCVD）法によつて堆積され、薄膜トラ
ンジスタの素子領域を形成するように島状にパターニン
グされる（第１図（ａ））。
能動層Poly−Si膜（第１の半導体膜に相当する。）12が
低圧気相成長（LPCVD）法によつて堆積され、薄膜トラ
ンジスタの素子領域を形成するように島状にパターニン
グされる（第１図（ａ））。
次に、薄膜トランジスタのSiO2よりなるゲート絶縁膜
（第１の絶縁膜に相当する。）13が常圧気相成長（APCV
D）法によつて絶縁基板１全面に披着され、さらに、薄
膜トランジスタのゲート電極および配線膜となるPoly−
Si膜（第２の半導体膜に相当する）201がLPCVD法によつ
て全面に披着される（第１図（ｂ））。
（第１の絶縁膜に相当する。）13が常圧気相成長（APCV
D）法によつて絶縁基板１全面に披着され、さらに、薄
膜トランジスタのゲート電極および配線膜となるPoly−
Si膜（第２の半導体膜に相当する）201がLPCVD法によつ
て全面に披着される（第１図（ｂ））。
そして、Poly−Si膜は、ホトエツチングにより、走査
配線20およびゲートSi電極14へパターニングされる（第
１図（ｃ））。さらに、全面に、スパツタ法でPt膜（高
融点金属膜）105が堆積される（第１図（ｄ））。
配線20およびゲートSi電極14へパターニングされる（第
１図（ｃ））。さらに、全面に、スパツタ法でPt膜（高
融点金属膜）105が堆積される（第１図（ｄ））。
酸素雰囲気中480℃で30分間熱処理され、Pt膜105のう
ちSi膜に接する部分が選択的にシリサイド化される。未
反応のPt膜105を王水で除去する。選択的に形成されたP
tシリサイド膜（化合物に相当する。）106をマスクとし
て、Ｐ＋イオンをイオン注入法により注入し、ソース・
ドレイン領域および走査用配線を形成する。（第１図
（ｅ））。
ちSi膜に接する部分が選択的にシリサイド化される。未
反応のPt膜105を王水で除去する。選択的に形成されたP
tシリサイド膜（化合物に相当する。）106をマスクとし
て、Ｐ＋イオンをイオン注入法により注入し、ソース・
ドレイン領域および走査用配線を形成する。（第１図
（ｅ））。
第１図（ｅ）は本半導体装置の一部断面構造を示す
が、この平面構造を示したものが第１図（ｆ）である。
能動層Poly−Si膜12は、図に示す平面形状であり、 走査配線20から延長した、Poly−Si膜とPtシリサイド
膜の積層膜が、ゲートSiO2膜13を介して、交差してい
る。第１図（ｅ）中のAA′切断線,BB′切断線は、第１
図（ｆ）のAA′,BB′に相当する。
が、この平面構造を示したものが第１図（ｆ）である。
能動層Poly−Si膜12は、図に示す平面形状であり、 走査配線20から延長した、Poly−Si膜とPtシリサイド
膜の積層膜が、ゲートSiO2膜13を介して、交差してい
る。第１図（ｅ）中のAA′切断線,BB′切断線は、第１
図（ｆ）のAA′,BB′に相当する。
絶縁基板１としては、石英板なども用いられる。また
能動層Poly−Si膜12は絶縁基板１上に直接形成したが、
SiO2膜などを介して形成することにより、絶縁基板１か
らの不純物の拡散を防止できる。
能動層Poly−Si膜12は絶縁基板１上に直接形成したが、
SiO2膜などを介して形成することにより、絶縁基板１か
らの不純物の拡散を防止できる。
第２図に本発明の第２実施例を示す。
ガラスよりなる絶縁基板１上に、薄膜トランジスタの
能動層Poly−Si膜（第１の半導体膜に相当する。）12が
低圧気相成長（LPCVD）法によつて堆積され、薄膜トラ
ンジスタの素子領域を形成するように島状にパターニン
グされる（第２図（ａ））。
能動層Poly−Si膜（第１の半導体膜に相当する。）12が
低圧気相成長（LPCVD）法によつて堆積され、薄膜トラ
ンジスタの素子領域を形成するように島状にパターニン
グされる（第２図（ａ））。
次に、薄膜トランジスタのSiO2よりなるゲート絶縁膜
（第１の絶縁膜に相当する。）13が常圧気相成長（APCV
D）法によつて絶縁基板１全面に被着され、さらに、薄
膜トランジスタのゲート電極および配線膜となるPoly−
Si膜（第２の半導体膜に相当する）201がLPCVD法によつ
て第２の絶縁膜に相当するマスクSiO2膜15がAPCVD法
で、それぞれ全面に被着される（第２図（ｂ））。
（第１の絶縁膜に相当する。）13が常圧気相成長（APCV
D）法によつて絶縁基板１全面に被着され、さらに、薄
膜トランジスタのゲート電極および配線膜となるPoly−
Si膜（第２の半導体膜に相当する）201がLPCVD法によつ
て第２の絶縁膜に相当するマスクSiO2膜15がAPCVD法
で、それぞれ全面に被着される（第２図（ｂ））。
次に第２図（ｃ）に示すように、マスクSiO2膜15の一
部（配線膜20となる部分およびゲート電極膜となる部
分）が、Poly−Si膜201に達するまで、エツチングされ
ることによりパターニングされる。このパターニング
後、全面に、Pt膜15がスパツタ法で堆積される。
部（配線膜20となる部分およびゲート電極膜となる部
分）が、Poly−Si膜201に達するまで、エツチングされ
ることによりパターニングされる。このパターニング
後、全面に、Pt膜15がスパツタ法で堆積される。
第２図（ｄ）に示すように酸素雰囲気中480℃で30分
間熱処理され、Pt膜105のうちSi膜に接する部分が選択
的にシリサイド化される。未反応のPt膜105を王水で除
去する。
間熱処理され、Pt膜105のうちSi膜に接する部分が選択
的にシリサイド化される。未反応のPt膜105を王水で除
去する。
選択的に形成されたPtシリサイド膜（化合物に相当す
る。）106をマスクとして、Si膜201およびゲードSiO2膜
13をドライエツチングした後Ｐ＋イオンをイオン注入法
により注入し、600℃で1hr熱処理し、ソース・ドレイン
領域および走査用配線を形成する。（第２図（ｅ））。
る。）106をマスクとして、Si膜201およびゲードSiO2膜
13をドライエツチングした後Ｐ＋イオンをイオン注入法
により注入し、600℃で1hr熱処理し、ソース・ドレイン
領域および走査用配線を形成する。（第２図（ｅ））。
第２図（ｆ）は、第２図（ｅ）の後、層間絶縁膜17を
APCVD法で堆積し、Al配線16のコンタクトホールを開け
た後、Al配線16をスパツタし、さらに、透明電極ITOよ
りなる画素電極18（一部省略）を形成した場合の断面構
造を示したものである。
APCVD法で堆積し、Al配線16のコンタクトホールを開け
た後、Al配線16をスパツタし、さらに、透明電極ITOよ
りなる画素電極18（一部省略）を形成した場合の断面構
造を示したものである。
第２図（ｆ）中のAA′,BB′は、第２図（ｇ）中の同
一符号部分に対応する。第２図（ｇ）は、第２図（ｆ）
の構造の平面パターンを示したものである。
一符号部分に対応する。第２図（ｇ）は、第２図（ｆ）
の構造の平面パターンを示したものである。
布純物イオンとしてＰ＋を用いているが、As＋イオン
等を注入し900℃で熱処理してもよい。
等を注入し900℃で熱処理してもよい。
実施例1,2のようにゲートPoly−Si膜をパターニング
する前にPtシリサイド層106を形成すると、Ptシリサイ
ド層は、ゲートPoly−Si膜の側面への囲りこみが少ない
ので、寄生容量の増大を防ぐのに効果的である。
する前にPtシリサイド層106を形成すると、Ptシリサイ
ド層は、ゲートPoly−Si膜の側面への囲りこみが少ない
ので、寄生容量の増大を防ぐのに効果的である。
第３図に本発明の第３の実施例を示す。
ガラスよりなる絶縁基板１上に、薄膜トランジスタの
能動層Poly−Si膜（第１の半導体膜に相当する。）12が
低圧気相成長（LPCVD）法によつて堆積され、薄膜トラ
ンジスタの素子領域を形成するように島状にパターニン
グされる（第３図（ａ））。
能動層Poly−Si膜（第１の半導体膜に相当する。）12が
低圧気相成長（LPCVD）法によつて堆積され、薄膜トラ
ンジスタの素子領域を形成するように島状にパターニン
グされる（第３図（ａ））。
次に、薄膜トランジスタのSiO2よりなるゲート絶縁膜
（第１の絶縁膜に相当する。）13が常圧気相成長（APCV
D）法によつて絶縁基板１全面に被着され、さらに、薄
膜トランジスタのゲート電極および配線膜となるPoly−
Si膜（第２の半導体膜に相当する）201がLPCDV法によつ
ておよび第２の絶縁膜たるマスクSiO2膜15がAPCVD法で
全面に被着される。
（第１の絶縁膜に相当する。）13が常圧気相成長（APCV
D）法によつて絶縁基板１全面に被着され、さらに、薄
膜トランジスタのゲート電極および配線膜となるPoly−
Si膜（第２の半導体膜に相当する）201がLPCDV法によつ
ておよび第２の絶縁膜たるマスクSiO2膜15がAPCVD法で
全面に被着される。
このマスクSiO215の一部（配線膜20）となる部分をPo
ly−Si膜201に達するまで除去した後、全面に高融点金
属であるPt膜105を堆積した（第３図（ｂ））。
ly−Si膜201に達するまで除去した後、全面に高融点金
属であるPt膜105を堆積した（第３図（ｂ））。
次に、酸素雰囲気中480℃で30分間熱処理して、マス
クSiO2膜15を除去した領域のPoly−Si膜201を選択的
に、シリサイド化し、Ptシリサイド膜106を形成する。
さらに、Poly−Si膜201を加工して、ゲートSi電極14と
するために、ホトレジスト19をパターニングする（第３
図（ｃ））。
クSiO2膜15を除去した領域のPoly−Si膜201を選択的
に、シリサイド化し、Ptシリサイド膜106を形成する。
さらに、Poly−Si膜201を加工して、ゲートSi電極14と
するために、ホトレジスト19をパターニングする（第３
図（ｃ））。
Ptシリサイド膜106およびホトレジスト19をマスクと
して、CF4ガスによるドライエツチングでPoly−Si膜201
およびCHF3ガスによるドライエツチングでゲートSiO2膜
14を完全に除去するようなエツチングを施す。その後Ｐ
＋イオンをイオン注入法で注入し、600℃で1hr熱処理す
る（第３図（ｄ））。
して、CF4ガスによるドライエツチングでPoly−Si膜201
およびCHF3ガスによるドライエツチングでゲートSiO2膜
14を完全に除去するようなエツチングを施す。その後Ｐ
＋イオンをイオン注入法で注入し、600℃で1hr熱処理す
る（第３図（ｄ））。
次に層間絶縁層17をAPCVD法で堆積し、コンタクトス
ルーホールを開口する。次にスパツタ法でAl膜を堆積し
パターニングしてAl配線16を形成する。さらに、スパツ
タ法でIOT膜を堆積しパターニングして画素電極18を形
成し、アクテイブマトリクス基板は完成する。第３図
（ｆ）は、本実施例によるアクテイブマトリクス基板の
平面構造を示したものである。
ルーホールを開口する。次にスパツタ法でAl膜を堆積し
パターニングしてAl配線16を形成する。さらに、スパツ
タ法でIOT膜を堆積しパターニングして画素電極18を形
成し、アクテイブマトリクス基板は完成する。第３図
（ｆ）は、本実施例によるアクテイブマトリクス基板の
平面構造を示したものである。
上記のような工程によれば、Poly−Si膜からなるゲー
ト電極とシリサイド膜とからなる配線電極とが、コンタ
クトスルーホールを用いることなく自己整合的に接続さ
れた配線構造を非常に簡単に形成できる。薄膜トランジ
スタを用いた表示装置としては、コンタクトスルーホー
ルが不要になることによる画素開口率の向上、配線のシ
リサイド化による配線抵抗の減少が可能という効果があ
る。
ト電極とシリサイド膜とからなる配線電極とが、コンタ
クトスルーホールを用いることなく自己整合的に接続さ
れた配線構造を非常に簡単に形成できる。薄膜トランジ
スタを用いた表示装置としては、コンタクトスルーホー
ルが不要になることによる画素開口率の向上、配線のシ
リサイド化による配線抵抗の減少が可能という効果があ
る。
第４図は本発明の第４の実施例を示したものである。
絶縁基板１上に能動層Poly−Si膜12をLPCVD法で、マ
スクSiO2膜15をAPCVD法で順次堆積する（第４図
（ａ））。次に通常のホトーエツチング工程によりマス
クSiO215の一部を除去し、続いてスパツタ法によりPt膜
105を堆積する（第４図（ｂ））。次にO2雰囲気中、480
℃で30分間熱処理して、マスクSiO2膜15を除去した領域
のPoly−Si膜表面のみに選択的にシリサイド膜106を形
成する。次にマスクSiO2膜15をエツチング除去し、通常
のホト工程により薄膜トランジスタの素子領域となるPo
ly−Si膜上にホトレジスト19を形成する（第４図
（ｃ））。選択的に形成したシリサイド層106とホトレ
ジスト19をマスクとしてCF4ガスによるドライエツチン
グにより能動層Poly−Si膜をパターニングする（第４図
（ｄ））。次にゲートSiO2膜13をAPCVD法で、ゲートPol
y−Si膜14をLPCVD法で順次堆積し、ホトエツチング工程
によりパターニングする。次にイオン注入法によりPt＋
イオン注入し600℃で1hr熱処理する（第４図（ｅ））。
以下、層間絶縁膜16堆積以降の工程は第３の実施例と同
様な工程で第４図（ｆ）に示したアクテイブマトリクス
基板が完成する。第４図（ｇ）は第４図（ｆ）の平面構
造である。
スクSiO2膜15をAPCVD法で順次堆積する（第４図
（ａ））。次に通常のホトーエツチング工程によりマス
クSiO215の一部を除去し、続いてスパツタ法によりPt膜
105を堆積する（第４図（ｂ））。次にO2雰囲気中、480
℃で30分間熱処理して、マスクSiO2膜15を除去した領域
のPoly−Si膜表面のみに選択的にシリサイド膜106を形
成する。次にマスクSiO2膜15をエツチング除去し、通常
のホト工程により薄膜トランジスタの素子領域となるPo
ly−Si膜上にホトレジスト19を形成する（第４図
（ｃ））。選択的に形成したシリサイド層106とホトレ
ジスト19をマスクとしてCF4ガスによるドライエツチン
グにより能動層Poly−Si膜をパターニングする（第４図
（ｄ））。次にゲートSiO2膜13をAPCVD法で、ゲートPol
y−Si膜14をLPCVD法で順次堆積し、ホトエツチング工程
によりパターニングする。次にイオン注入法によりPt＋
イオン注入し600℃で1hr熱処理する（第４図（ｅ））。
以下、層間絶縁膜16堆積以降の工程は第３の実施例と同
様な工程で第４図（ｆ）に示したアクテイブマトリクス
基板が完成する。第４図（ｇ）は第４図（ｆ）の平面構
造である。
上記の第４の実施例によれば第１の実施例と同様にシ
リサイド膜のPoly−Si膜側面への回り込みを減少でき、
また薄膜トランジスタのドレイン電極と配線電極との間
のコンタクトスルーホールを廃止できるので、高い画素
開口率を有するアクテイブマトリクス基板を簡単な工程
で製造できる効果がある。
リサイド膜のPoly−Si膜側面への回り込みを減少でき、
また薄膜トランジスタのドレイン電極と配線電極との間
のコンタクトスルーホールを廃止できるので、高い画素
開口率を有するアクテイブマトリクス基板を簡単な工程
で製造できる効果がある。
上記４つの実施例ではシリサイド膜としてシリサイド
の低温形成可能なPtシリサイドを用いたが、本発明の法
はこれらの材料に限らず、Siと直接反応してシリサイド
を形成しかつ、生成されたシリサイドに対して選択エツ
チング可能な金属のシリサイドならば何でも良い。具体
的にはNiPtの他にPd,Coのシリサイドも使用可能であ
る。
の低温形成可能なPtシリサイドを用いたが、本発明の法
はこれらの材料に限らず、Siと直接反応してシリサイド
を形成しかつ、生成されたシリサイドに対して選択エツ
チング可能な金属のシリサイドならば何でも良い。具体
的にはNiPtの他にPd,Coのシリサイドも使用可能であ
る。
また、上記の実施例においてはPoly−Si膜上に選択的
にシリサイド層を形成する手段としてSiO2膜のマスクを
用いたが、この他にレーザ光や電子ビームを金属とPoly
−Si膜の積層膜に照射し反応させてビームが照射された
領域のみをシリサイド化する直接描画によるマスクレス
のシリサイドプロセスも使用可能である。
にシリサイド層を形成する手段としてSiO2膜のマスクを
用いたが、この他にレーザ光や電子ビームを金属とPoly
−Si膜の積層膜に照射し反応させてビームが照射された
領域のみをシリサイド化する直接描画によるマスクレス
のシリサイドプロセスも使用可能である。
なお、本実施例で形成されたアクテイブマトリクス基
板は第５図に示すように表示装置として用いられる。ガ
ラス基板501上に、形成された信号電極504と走査電極50
3とがマトリクス状に形成されその交差点近傍に薄膜ト
ランジスタ502が形成され、透明電極よりなる画素電極5
01を駆動する。液晶層506を挟んで対向するガラス基板5
08上には透明電極よりなる対向電極506およびカラーフ
イルタ507が形成され、一対のガラス基板501,502を挟む
ように、偏光板505が設けられる。光源からの光の透過
を画素電極501部分で調節することにより薄膜トランジ
スタ（TFT）駆動型のカラー液晶表示装置が構成され
る。
板は第５図に示すように表示装置として用いられる。ガ
ラス基板501上に、形成された信号電極504と走査電極50
3とがマトリクス状に形成されその交差点近傍に薄膜ト
ランジスタ502が形成され、透明電極よりなる画素電極5
01を駆動する。液晶層506を挟んで対向するガラス基板5
08上には透明電極よりなる対向電極506およびカラーフ
イルタ507が形成され、一対のガラス基板501,502を挟む
ように、偏光板505が設けられる。光源からの光の透過
を画素電極501部分で調節することにより薄膜トランジ
スタ（TFT）駆動型のカラー液晶表示装置が構成され
る。
本発明では、高融点金属と半導体との化合物をエツチ
ングマスクとしても使用できるので、自己整合プロセス
による合わせ余裕の減少と、低い配線抵抗と特性のよい
薄膜トランジスタを有する半導体装置を製造できる。
ングマスクとしても使用できるので、自己整合プロセス
による合わせ余裕の減少と、低い配線抵抗と特性のよい
薄膜トランジスタを有する半導体装置を製造できる。
また、コンタクトスルーホール等を減少できるので、
開口率の高い表示装置を形成できる。
開口率の高い表示装置を形成できる。
第１図は（ａ）乃至第１図（ｅ）は、本発明の第１の実
施例のプロセスを示す断面図である。第１図（ｆ）は、
第１図（ｅ）の平面パターンを示す平面図である。第２
図（ａ）乃至第２図（ｆ）は、本発明の第２の実施例の
プロセスを示す断面図である。第２図（ｇ）は、第２図
（ｆ）の平面パターンを示す平面図である。第３図
（ａ）乃至第３図（ｅ）は、本発明の第３の実施例のプ
ロセスを示す断面図である。第３図（ｆ）は、第３図
（ｅ）の平面パターンを示す平面図である。第４図
（ａ）乃至第４図（ｆ）は、本発明の第１の実施例のプ
ロセスを示す断面図である。第４図（ｇ）は、第４図
（ｆ）の平面パターンを示す平面図である。第５図はTF
T駆動型液晶パネルの構造を示す斜視図である。 １……絶縁基板、12……能動層Poly−Si膜、13……ゲー
トSiO2膜、14……ゲートSi電極、15……マスクSiO2膜、
18……画素電極、19……ホトレジスト、20……走査配
線、105……Pt膜、106……Ptシリサイド膜。
施例のプロセスを示す断面図である。第１図（ｆ）は、
第１図（ｅ）の平面パターンを示す平面図である。第２
図（ａ）乃至第２図（ｆ）は、本発明の第２の実施例の
プロセスを示す断面図である。第２図（ｇ）は、第２図
（ｆ）の平面パターンを示す平面図である。第３図
（ａ）乃至第３図（ｅ）は、本発明の第３の実施例のプ
ロセスを示す断面図である。第３図（ｆ）は、第３図
（ｅ）の平面パターンを示す平面図である。第４図
（ａ）乃至第４図（ｆ）は、本発明の第１の実施例のプ
ロセスを示す断面図である。第４図（ｇ）は、第４図
（ｆ）の平面パターンを示す平面図である。第５図はTF
T駆動型液晶パネルの構造を示す斜視図である。 １……絶縁基板、12……能動層Poly−Si膜、13……ゲー
トSiO2膜、14……ゲートSi電極、15……マスクSiO2膜、
18……画素電極、19……ホトレジスト、20……走査配
線、105……Pt膜、106……Ptシリサイド膜。
フロントページの続き (72)発明者 小野 記久雄 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 鈴木 隆 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭63−54773（ＪＰ，Ａ) 実開 昭62−120354（ＪＰ，Ｕ)
Claims (8)
- 【請求項１】以下の工程を含むことを特徴とするアクテ
ィブマトリクス基板の製造方法。 （１）所定の絶縁基板上に第１の半導体膜よりなる島領
域を形成する工程、 （２）所定の第１の絶縁膜を介して第２の半導体膜より
なる所定パターンの層を形成する工程、 （３）上記第２の半導体膜よりなる所定パターの層上に
所定金属を堆積した後、上記第２の半導体膜と上記金属
との化合物を形成する工程、 （４）未反応の上記金属を除去する工程、 （５）上記化合物をマスクとして、上記第１の絶縁膜を
エッチングする工程。 - 【請求項２】請求項１において、上記第１の半導体膜お
よび上記第２の半導体膜は多結晶シリコンであり、上記
第１の絶縁膜は酸化珪素であり、上記金属はプラチナ、
ニッケル、パラジウムコバルトのいずれか１種であるこ
とを特徴とするアクティブマトリクス基板の製造方法。 - 【請求項３】以下の工程を含むことを特徴とするアクテ
ィブマトリクス基板の製造方法。 （１）所定の絶縁基板上に第１の半導体膜よりなる島領
域を形成する工程、 （２）第１の絶縁膜を介して第２の半導体膜を形成する
工程、 （３）上記第２の半導体膜上に第２の絶縁膜を堆積した
後、上記第２の絶縁膜を所定のパターンとする工程、 （４）上記所定のパターンの第２の絶縁膜上に所定金属
を堆積した後、上記第２の半導体膜と上記金属との化合
物を形成する工程、 （５）未反応の上記金属を除去する工程、 （６）上記化合物をマスクとして、上記第２の半導体膜
及び上記第１の絶縁膜をエッチングする工程。 - 【請求項４】請求項３において、上記第２の絶縁膜は酸
化硅素であることを特徴とするアクティブマトリクス基
板の製造方法。 - 【請求項５】以下の工程を含むことを特徴とするアクテ
ィブマトリクス基板の製造方法。 （１）所定の絶縁基板上に第１の半導体膜よりなる島領
域を形成する工程、 （２）上記第１の絶縁膜を介して第２の半導体膜を形成
する工程、 （３）上記第２の半導体膜上に第２の絶縁膜を堆積した
後、上記第２の絶縁膜を所定のパターンとする工程、 （４）上記所定のパターンの第２の絶縁膜上に所定金属
を堆積した後、上記第２の半導体膜と上記金属との化合
物を形成する工程、 （５）未反応の上記金属を除去する工程、 （６）上記所定のパターンの第２の絶縁膜をエッチング
する工程 （７）上記第２の半導体膜上に第３の絶縁膜を堆積した
後、上記第３の絶縁膜を所定のパターンとする工程、 （８）上記化合物及び上記第３の絶縁膜をマスクとし
て、上記第２の半導体膜及び上記第１の絶縁膜をエッチ
ンする工程。 - 【請求項６】請求項５において、上記第３の絶縁膜はホ
トレジストであるアクティブマトリクス基板の製造方
法。 - 【請求項７】以下の工程を含むことを特徴とするアクテ
ィブマトリクス基板の製造方法。 （１）所定の絶縁基板上に第１の半導体膜を形成する工
程、 （２）上記第１の半導体膜上に第１の絶縁膜を形成し、
上記第１の絶縁膜を所定のパターンとる工程、 （３）上記第１の絶縁膜上に所定金属を堆積した後、上
記第１の半導体膜と上記金属との化合物を形成する工
程、 （４）未反応の上記金属を除去する工程、 （５）上記所定のパターンの第１の絶縁膜をエッチング
する工程、 （６）上記第１の半導体膜上に第２の絶縁膜を形成後、
所定のパターンとする工程、 （７）上記第２の絶縁膜をマスクとして、上記第１の半
導体膜をエッチングする工程。 - 【請求項８】請求項７において、上記化合物はトランジ
スタのソース電極及び信号電極であることを特徴とする
アクティブマトリクス基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23342588A JP2624797B2 (ja) | 1988-09-20 | 1988-09-20 | アクティブマトリクス基板の製造方法 |
| KR1019890012913A KR0178775B1 (ko) | 1988-09-20 | 1989-09-07 | 액티브매트릭스 기판의 제조방법 |
| US07/408,729 US5008218A (en) | 1988-09-20 | 1989-09-18 | Method for fabricating a thin film transistor using a silicide as an etch mask |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23342588A JP2624797B2 (ja) | 1988-09-20 | 1988-09-20 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282571A JPH0282571A (ja) | 1990-03-23 |
| JP2624797B2 true JP2624797B2 (ja) | 1997-06-25 |
Family
ID=16954854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23342588A Expired - Lifetime JP2624797B2 (ja) | 1988-09-20 | 1988-09-20 | アクティブマトリクス基板の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5008218A (ja) |
| JP (1) | JP2624797B2 (ja) |
| KR (1) | KR0178775B1 (ja) |
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|---|---|---|---|---|
| JP2508851B2 (ja) * | 1989-08-23 | 1996-06-19 | 日本電気株式会社 | 液晶表示素子用アクティブマトリクス基板とその製造方法 |
| EP0459763B1 (en) * | 1990-05-29 | 1997-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistors |
| EP0499979A3 (en) * | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US5119183A (en) * | 1991-08-09 | 1992-06-02 | Xerox Corporation | Color scan array with addressing circuitry |
| KR0139346B1 (ko) * | 1994-03-03 | 1998-06-15 | 김광호 | 박막 트랜지스터 액정표시장치의 제조방법 |
| JP2776360B2 (ja) * | 1996-02-28 | 1998-07-16 | 日本電気株式会社 | 薄膜トランジスタアレイ基板の製造方法 |
| KR100252926B1 (ko) * | 1996-06-28 | 2000-04-15 | 구본준 | 실리사이드를 이용한 폴리실리콘 박막트랜지스터 및 제조방법 |
| USRE38466E1 (en) | 1996-11-12 | 2004-03-16 | Seiko Epson Corporation | Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device |
| US6127199A (en) * | 1996-11-12 | 2000-10-03 | Seiko Epson Corporation | Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device |
| GB9818310D0 (en) * | 1998-08-22 | 1998-10-14 | Koninkl Philips Electronics Nv | Thin film transistors and their manufacture |
| US7402467B1 (en) | 1999-03-26 | 2008-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| TWM244584U (en) | 2000-01-17 | 2004-09-21 | Semiconductor Energy Lab | Display system and electrical appliance |
| US7023021B2 (en) * | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TWI224806B (en) * | 2000-05-12 | 2004-12-01 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| JP4301227B2 (ja) * | 2005-09-15 | 2009-07-22 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器並びにコンデンサー |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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