JPH0282571A - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
- Publication number
- JPH0282571A JPH0282571A JP63233425A JP23342588A JPH0282571A JP H0282571 A JPH0282571 A JP H0282571A JP 63233425 A JP63233425 A JP 63233425A JP 23342588 A JP23342588 A JP 23342588A JP H0282571 A JPH0282571 A JP H0282571A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor film
- insulating film
- insulating
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 51
- 239000011159 matrix material Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 41
- 239000002184 metal Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 150000001875 compounds Chemical class 0.000 claims abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 239000004973 liquid crystal related substance Substances 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims 2
- 229910017052 cobalt Inorganic materials 0.000 claims 1
- 239000010941 cobalt Substances 0.000 claims 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims 1
- 229910052759 nickel Inorganic materials 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 133
- 229910021332 silicide Inorganic materials 0.000 abstract description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 21
- 239000010409 thin film Substances 0.000 abstract description 17
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 abstract description 7
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 238000002844 melting Methods 0.000 abstract description 4
- 239000001301 oxygen Substances 0.000 abstract description 4
- 229910052760 oxygen Inorganic materials 0.000 abstract description 4
- 238000001259 photo etching Methods 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 230000008018 melting Effects 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract description 2
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 25
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 11
- 239000011521 glass Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 206010007559 Cardiac failure congestive Diseases 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009563 continuous hemofiltration Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/105—Masks, metal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/106—Masks, special
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/945—Special, e.g. metal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１表示装置に用いられるアクティブマトリクス
基板の構造およびその製造方法。
基板の構造およびその製造方法。
ガラス等の絶縁基板上に薄膜トランジスタ（Ｔ Ｐ Ｔ
）等を形成したアクティブマトリクス基板においては
、画像の高精細化に伴い画素の開口率の向上等の画質向
上および製造の容易さが重、要な技術課題となっており
、そのために種々の工夫がなされているにのようなアク
ティブマトリクス基板に関連するものとして実開昭６２
−１２０３５４号公報記載のものが挙げられる。
）等を形成したアクティブマトリクス基板においては
、画像の高精細化に伴い画素の開口率の向上等の画質向
上および製造の容易さが重、要な技術課題となっており
、そのために種々の工夫がなされているにのようなアク
ティブマトリクス基板に関連するものとして実開昭６２
−１２０３５４号公報記載のものが挙げられる。
上記従来技術では、マトリクス基板の製造方法として１
Ｍ０３ＦＥＴの能動層となるＰｏ１ｙ −Ｓ ｉ膜形成
後ゲート絶縁膜用Ｓｉ○２股、ゲート電極用Ｐｏ１ｙ−
３ｉ膜を順次堆積したのち、ホトエツチングを行う。す
なわち、ホトレジス１−をマスクとして、ゲート電極用
Ｐｏ１ｙ −Ｓ ｉ Ｔｆ４およびゲート絶縁膜用５ｉ
Ｏｚ膜をパターニングする。さらに、ホトレジストを除
去したのち、全面に白金ｐｔを堆積後、熱処理し、ＰＬ
シリサイド層を形成し、王水で未反応の白金を除去する
。
Ｍ０３ＦＥＴの能動層となるＰｏ１ｙ −Ｓ ｉ膜形成
後ゲート絶縁膜用Ｓｉ○２股、ゲート電極用Ｐｏ１ｙ−
３ｉ膜を順次堆積したのち、ホトエツチングを行う。す
なわち、ホトレジス１−をマスクとして、ゲート電極用
Ｐｏ１ｙ −Ｓ ｉ Ｔｆ４およびゲート絶縁膜用５ｉ
Ｏｚ膜をパターニングする。さらに、ホトレジストを除
去したのち、全面に白金ｐｔを堆積後、熱処理し、ＰＬ
シリサイド層を形成し、王水で未反応の白金を除去する
。
この場合、ゲート電極用Ｐｏ１ｙ−３ｉ膜の表面にはｐ
ｔシリサイド層が形成され、低抵抗化が達成されるが、
能動層用Ｐｏ１ｙ −Ｓ ｉ膜（ＭＯＳＦＥＴのチャネ
ル領域のみならず、ソース・ドレイン領域も含む）の表
面もシリサイド化され、このＭＯＳＦＥＴのソース・ド
レイン領域に接続されるソース・ドレイン電極は、ショ
ットキー接合となり、良好な特性のＴＰＴを得ることは
、困難であり、そこで、このソース・ドレイン領域から
シリサイド層を除去するには、余分な工程が必要となる
と同時に完全にシリサイド層を除去することは、困難で
あるという問題があった。
ｔシリサイド層が形成され、低抵抗化が達成されるが、
能動層用Ｐｏ１ｙ −Ｓ ｉ膜（ＭＯＳＦＥＴのチャネ
ル領域のみならず、ソース・ドレイン領域も含む）の表
面もシリサイド化され、このＭＯＳＦＥＴのソース・ド
レイン領域に接続されるソース・ドレイン電極は、ショ
ットキー接合となり、良好な特性のＴＰＴを得ることは
、困難であり、そこで、このソース・ドレイン領域から
シリサイド層を除去するには、余分な工程が必要となる
と同時に完全にシリサイド層を除去することは、困難で
あるという問題があった。
本発明の目的は、配線抵抗をさげかつ特性の良いＴＰＴ
有するアクティブマトリクス基板およびその製造方法を
提供するにある。
有するアクティブマトリクス基板およびその製造方法を
提供するにある。
本発明の他の目的は、表示装置を構成した場合に１画質
を向上させるアクティブマトリクス基板およびその製造
方法を提供することにある。
を向上させるアクティブマトリクス基板およびその製造
方法を提供することにある。
上記目的を達成するために、以下の工程を含むことを特
徴とするアクティブマトリクス基板の製造方法を採用す
る。
徴とするアクティブマトリクス基板の製造方法を採用す
る。
（１）所定の絶縁基板上に第１の半導体膜よりなる島領
域を形成する工程。
域を形成する工程。
（２）所定の第１の絶縁膜を介し第２の半導体膜よりな
る所定パターンの層を形成する工程。
る所定パターンの層を形成する工程。
（３）上記第２の半導体膜よりなる所定パターンの層上
に所定金属を堆積した後、上記第２の半導体膜と上記金
属との化合物を形成する工程。
に所定金属を堆積した後、上記第２の半導体膜と上記金
属との化合物を形成する工程。
（４）未反応の上記金属を除去する工程。
（５）上記化合物をマスクとして、上記第１の絶縁膜を
エツチングする工程。
エツチングする工程。
上記他の目的を達成するために、所定の！ｌ！ｌ縁基板
縁上板上された第１の半導体膜よりなる島領域と、 上記第１の半導体膜よりなる島領域上に一端部が交差し
ており且つ他端部が上記第１の半導体膜よりなる島領域
外に延在されている第１の絶縁膜、第２の半導体膜及び
上記第２の半導体膜と所定金属との化合物よりなる積層
膜とから成り、上記第１の半導体膜よりなる島領域上の
上記積層膜との交差する部分は、トランジスタの能動層
であり。
縁上板上された第１の半導体膜よりなる島領域と、 上記第１の半導体膜よりなる島領域上に一端部が交差し
ており且つ他端部が上記第１の半導体膜よりなる島領域
外に延在されている第１の絶縁膜、第２の半導体膜及び
上記第２の半導体膜と所定金属との化合物よりなる積層
膜とから成り、上記第１の半導体膜よりなる島領域上の
上記積層膜との交差する部分は、トランジスタの能動層
であり。
上記能動層以外の上記第１の半導体膜よりなる島領域に
ソース電極およびドレイン電極がオーミック接続してお
り。
ソース電極およびドレイン電極がオーミック接続してお
り。
上記延在する積層膜は、配線であるアクティブマトリク
ス基板を表示装置へ採用する。
ス基板を表示装置へ採用する。
絶縁基板上に形成されるトランジスタ（ＴＰＴと略す。
）のソース・ドレイン領域をイオン打ち込みで形成する
場合Ｐｏ１ｙ −Ｓ ｉ膜が薄いためソース・ドレイン
領域を覆うようなキャップ層（例えば５ｉＯｚ膜）を形
成する必要がある。もしなければ、ソース・ドレイン領
域の濃度調整が困難であり、良特性の’ｒ ｌ？ Ｔを
得られない。そして、このキャップ層はイオン打ち込み
後、除去しなければならないが、この除去を、ゲート電
極たるＰｏ１ｙ−３ｉ層の表面に低抵抗化のために形成
されたシリサイド膜をマスクとして行なうことで、自己
整合的に除去でき、微細な加工が可能になり、ＴＰＴの
面積縮小さらには、画素電極部の拡大による開口率の向
上が達成できる。
場合Ｐｏ１ｙ −Ｓ ｉ膜が薄いためソース・ドレイン
領域を覆うようなキャップ層（例えば５ｉＯｚ膜）を形
成する必要がある。もしなければ、ソース・ドレイン領
域の濃度調整が困難であり、良特性の’ｒ ｌ？ Ｔを
得られない。そして、このキャップ層はイオン打ち込み
後、除去しなければならないが、この除去を、ゲート電
極たるＰｏ１ｙ−３ｉ層の表面に低抵抗化のために形成
されたシリサイド膜をマスクとして行なうことで、自己
整合的に除去でき、微細な加工が可能になり、ＴＰＴの
面積縮小さらには、画素電極部の拡大による開口率の向
上が達成できる。
また、Ｐｏ１ｙ −Ｓ ｉ膜と金属との化合物を形成す
ることによって、ＴＰＴのソース部と信号電極との間の
接合部、ＴＰＴのゲート部と走査電極との接続部にコン
タクトスルーホールを設けなくてもよくこれも開口率向
上につながる。
ることによって、ＴＰＴのソース部と信号電極との間の
接合部、ＴＰＴのゲート部と走査電極との接続部にコン
タクトスルーホールを設けなくてもよくこれも開口率向
上につながる。
本発明のその他の特徴・効果は以下の記載から明らかと
なるであろう。
なるであろう。
第１図に本発明の一実施例を示す。
ガラスよりなる絶縁基板１上に、薄膜トランジスタの能
動層Ｐｏ１ｙ −Ｓ ｉ膜（第１の半導体膜に相当する
。）１２が低圧気相成長（ＬＰＧＶＤ）法によって堆積
され、簿膜トランジスタの素子領域を形成するように島
状にパターニングされる（第１図（ａ））。
動層Ｐｏ１ｙ −Ｓ ｉ膜（第１の半導体膜に相当する
。）１２が低圧気相成長（ＬＰＧＶＤ）法によって堆積
され、簿膜トランジスタの素子領域を形成するように島
状にパターニングされる（第１図（ａ））。
次に、薄膜トランジスタの５ｉＯｚよりなるゲート絶縁
膜（第１の絶縁膜に相当する。）１３が常圧気相成長（
ＡＰＣＶＤ）法によって絶縁基板１全面に被着され、さ
らに、薄膜トランジスタのゲート電極および配線膜とな
るＰｏ１ｙ −Ｓ ｉ膜（第２の半導体膜に相当する）
２０１がＬＰＣＶＤ法によって全面に被着される（第１
図（ｂ））。
膜（第１の絶縁膜に相当する。）１３が常圧気相成長（
ＡＰＣＶＤ）法によって絶縁基板１全面に被着され、さ
らに、薄膜トランジスタのゲート電極および配線膜とな
るＰｏ１ｙ −Ｓ ｉ膜（第２の半導体膜に相当する）
２０１がＬＰＣＶＤ法によって全面に被着される（第１
図（ｂ））。
そして、Ｐｏ１ｙ ９ｉ膜は、ホトエツチングにより
、走査配線２０およびゲートＳｉ電極１４ヘパターニン
グされる（第１図（Ｃ））。
、走査配線２０およびゲートＳｉ電極１４ヘパターニン
グされる（第１図（Ｃ））。
さらに、全面に、スパッタ法でｐｉ膜Ｃ高融点金属膜）
１０５が堆積される（第１図（ｄ））。
１０５が堆積される（第１図（ｄ））。
酸素雰囲気中４８０ ’Ｃで３０分間熱処理され、Ｐｔ
膜１０５のうちＳｉ膜に接する部分が選択的にシリサイ
ド化される。未反応のｐｔ膜１０５を王水で除去する。
膜１０５のうちＳｉ膜に接する部分が選択的にシリサイ
ド化される。未反応のｐｔ膜１０５を王水で除去する。
選択的に形成されたｐｔシリサイド膜（化合物に相当す
る。）１０６をマスクとして、Ｐ＋イオンをイオン注入
法により注入し、ソース・ドレイン領域および走査用配
線を形成する。（第１図（ｅ））。
る。）１０６をマスクとして、Ｐ＋イオンをイオン注入
法により注入し、ソース・ドレイン領域および走査用配
線を形成する。（第１図（ｅ））。
第１図（ｅ）は本半導体装置の一部断面構造を示すが、
この平面構造を示したものが第１図（ｆ）である。能動
層Ｐｏ１ｙ −Ｓ ｉ膜１２は、図に示す平面形状であ
り、 走査配′１ＩＡ２０から延長した。Ｐｏ１ｙ −Ｓ ｉ
膜とｐｔシリサイド膜の積層膜が、ゲートＳｉＯ２膜１
３を介して、交差している。第１図（ｅ）中のＡＡ’切
断線、ＢＢ’切断線は、第１図（ｆ）のＡＡ’ 、ＢＢ
’ に相当する。
この平面構造を示したものが第１図（ｆ）である。能動
層Ｐｏ１ｙ −Ｓ ｉ膜１２は、図に示す平面形状であ
り、 走査配′１ＩＡ２０から延長した。Ｐｏ１ｙ −Ｓ ｉ
膜とｐｔシリサイド膜の積層膜が、ゲートＳｉＯ２膜１
３を介して、交差している。第１図（ｅ）中のＡＡ’切
断線、ＢＢ’切断線は、第１図（ｆ）のＡＡ’ 、ＢＢ
’ に相当する。
絶縁基板１としては、石英板なども用いられる。
また能動層Ｐｏ１ｙ −Ｓ ｉ膜１２は絶縁基板１上に
直接形成したが、ＳｉＯ２膜などを介して形成すること
により、絶縁基板１からの不純物の拡散を防止できる。
直接形成したが、ＳｉＯ２膜などを介して形成すること
により、絶縁基板１からの不純物の拡散を防止できる。
第２図に本発明の第２実施例を示す。
ガラスよりなる絶縁基板１上に、薄膜トランジスタの能
動層Ｐｏ１ｙ −Ｓ ｉ膜（第１の半導体膜に相当する
。）１２が低圧気相成長（ＬＰＧＶＤ）法によって堆積
され、薄膜トランジスタの素子領域を形成するように島
状にパターニングされる（第２図（ａ））。
動層Ｐｏ１ｙ −Ｓ ｉ膜（第１の半導体膜に相当する
。）１２が低圧気相成長（ＬＰＧＶＤ）法によって堆積
され、薄膜トランジスタの素子領域を形成するように島
状にパターニングされる（第２図（ａ））。
次に、薄膜トランジスタのＳ ｉ ０２よりなるゲート
絶縁膜（第１の絶縁膜に相当する。）１３が常圧気相成
長（ＡＰＣＶＤ）法によって絶縁基板１全面に被着され
、さらに、薄膜トランジスタのゲート電極および配線膜
となるＰｏ１ｙ −Ｓ ｉ膜（第２の半導体膜に相当す
る）２０１がＬＰＣＶＤ法によって第２の絶縁膜に相当
するマスク５ｉＯｚ膜１５がＡＰＣＶＤ法で、それぞれ
全面に被着される（第２図（ｂ））。
絶縁膜（第１の絶縁膜に相当する。）１３が常圧気相成
長（ＡＰＣＶＤ）法によって絶縁基板１全面に被着され
、さらに、薄膜トランジスタのゲート電極および配線膜
となるＰｏ１ｙ −Ｓ ｉ膜（第２の半導体膜に相当す
る）２０１がＬＰＣＶＤ法によって第２の絶縁膜に相当
するマスク５ｉＯｚ膜１５がＡＰＣＶＤ法で、それぞれ
全面に被着される（第２図（ｂ））。
次に第２図（ｃ）に示すように、マスク５ｉ０２膜１５
の一部（配線膜２ｏとなる部分およびゲート電極膜とな
る部分）が、Ｐｏ１ｙ−５ｉ膜２０１に達するまで、エ
ツチングされることによりパターニングされる。このパ
ターニング後、全面に、Ｐし膜１５がスパッタ法で堆積
される。
の一部（配線膜２ｏとなる部分およびゲート電極膜とな
る部分）が、Ｐｏ１ｙ−５ｉ膜２０１に達するまで、エ
ツチングされることによりパターニングされる。このパ
ターニング後、全面に、Ｐし膜１５がスパッタ法で堆積
される。
第２図（ｄ）に示すように酸素雰囲気中４８０°Ｃで３
０分間熱処理され、Ｐｔ膜１０５のうちＳｉ膜に接する
部分が選択的にシリサイド化される。未反応のＰｔ膜１
０５を王水で除去する。
０分間熱処理され、Ｐｔ膜１０５のうちＳｉ膜に接する
部分が選択的にシリサイド化される。未反応のＰｔ膜１
０５を王水で除去する。
選択的に形成されたＰｔシリサイド膜（化合物に相当す
る。）１０６をマスクとして、Ｓｊ膜２０１およびゲー
ト５ｉＯｚ膜１３をドライエツチングした後Ｐ＋イオン
をイオン注入法により注入シ、６００℃でｌｈｒ熱処理
し、ソース・ドレイン領域および走査用配線を形成する
。（第２図（Ｃ））。
る。）１０６をマスクとして、Ｓｊ膜２０１およびゲー
ト５ｉＯｚ膜１３をドライエツチングした後Ｐ＋イオン
をイオン注入法により注入シ、６００℃でｌｈｒ熱処理
し、ソース・ドレイン領域および走査用配線を形成する
。（第２図（Ｃ））。
第２図（ｆ）は、第２図（ｅ）の後、層間絶縁膜１７を
ＡＰＣＶＤ法で堆積し、ＡＱ配線１６のコンタクトホー
ルを開けた後、Ａ１１Ｉ配線１６をスパッタし、さらに
、透明電極ＩＴＯよりなる画素電極１８（一部省略）を
形成した場合の断面構造を示したものである。
ＡＰＣＶＤ法で堆積し、ＡＱ配線１６のコンタクトホー
ルを開けた後、Ａ１１Ｉ配線１６をスパッタし、さらに
、透明電極ＩＴＯよりなる画素電極１８（一部省略）を
形成した場合の断面構造を示したものである。
第２図（ｆ）中のＡＡ’ 、ＢＢ’は、第２図（ｇ）中
の同一符号部分に対応する。第２図（ｇ）は、第２図（
ｆ）の構造の平面パターンを示したものである。
の同一符号部分に対応する。第２図（ｇ）は、第２図（
ｆ）の構造の平面パターンを示したものである。
布純物イオンとしてＰ＋を用いているが、Ａｓ＋イオン
等を注入し９００℃で熱処理してもよい。
等を注入し９００℃で熱処理してもよい。
実施例１，２のようにゲートＰｏ１ｙ −Ｓ ｉ膜をパ
ターニングする前にｐｔシリサイドＭ！１１０６を形成
すると、Ｐｔシリサイド層は、ゲートＰｏ１ｙ −８ｉ
膜の側面への囲りこみが少ないので、寄生容量の増大を
防ぐのに効果的である。
ターニングする前にｐｔシリサイドＭ！１１０６を形成
すると、Ｐｔシリサイド層は、ゲートＰｏ１ｙ −８ｉ
膜の側面への囲りこみが少ないので、寄生容量の増大を
防ぐのに効果的である。
第３図に本発明の第３の実施例を示す。
ガラスよりなる絶縁基板１上に、薄膜トランジスタの能
動層Ｐｏ１ｙ −Ｓ ｉ膜（第１の半導体膜に相当する
。）１２が低圧気相成長（ＬＰＧＶＤ）法によって堆積
され、薄膜トランジスタの素子領域を形成するように島
状にパターニングされる（第３図（ａ））。
動層Ｐｏ１ｙ −Ｓ ｉ膜（第１の半導体膜に相当する
。）１２が低圧気相成長（ＬＰＧＶＤ）法によって堆積
され、薄膜トランジスタの素子領域を形成するように島
状にパターニングされる（第３図（ａ））。
次に、 ｆＪ膜トランジスタのＳ ｉ ０２よりなるゲ
ート絶縁膜（第１の絶縁膜に相当する。）１３が常圧気
相成長（ＡＰＣＶＤ）法によって絶縁基板１全面に被着
され、さらに、薄膜トランジスタのゲート電極および配
線膜となるＰｏ１ｙ −Ｓ ｉ膜（第２の半導体膜に相
当する）２０１がＬＰＣＶＤ法によっておよび第２の絶
縁膜たるマスク５ｉＯｚ膜１５がＡＰＣＶＤ法で全面に
被着される。
ート絶縁膜（第１の絶縁膜に相当する。）１３が常圧気
相成長（ＡＰＣＶＤ）法によって絶縁基板１全面に被着
され、さらに、薄膜トランジスタのゲート電極および配
線膜となるＰｏ１ｙ −Ｓ ｉ膜（第２の半導体膜に相
当する）２０１がＬＰＣＶＤ法によっておよび第２の絶
縁膜たるマスク５ｉＯｚ膜１５がＡＰＣＶＤ法で全面に
被着される。
このマスクＳ ｉ Ｏｘ膜１５の一部（配線膜２０）と
なる部分をＰｏ１ｙ −Ｓ ｉ膜２０１に達するまで除
去した後、全面に高融点金属であるｐｔ膜１０５を堆積
した（第３図（ｂ））。
なる部分をＰｏ１ｙ −Ｓ ｉ膜２０１に達するまで除
去した後、全面に高融点金属であるｐｔ膜１０５を堆積
した（第３図（ｂ））。
次に、酸素雰囲気中４８０℃で３０分間恭処理して、マ
スクＳｉ０ｇ膜１５を除去した領域のＰｏ１ｙ −Ｓ
ｉ膜２０１を選択的に、シリサイド化し。
スクＳｉ０ｇ膜１５を除去した領域のＰｏ１ｙ −Ｓ
ｉ膜２０１を選択的に、シリサイド化し。
ｐｔシリサイド膜１０６を形成する。さらに、Ｐｏ１ｙ
−Ｓ ｉ膜２０１を加工して、ゲート５ｉｆｔ極１４
とするために、ホトレジスト１９をパターニングする（
第３図（Ｃ））。
−Ｓ ｉ膜２０１を加工して、ゲート５ｉｆｔ極１４
とするために、ホトレジスト１９をパターニングする（
第３図（Ｃ））。
ｐｔシリサイド膜１０６およびホトレジスト１９をマス
クとして、ＣＦ４ガスによるドライエツチングでＰｏ１
ｙ−３ｉ膜２０１およびＣＨＦ ｓガスによるドライエ
ツチングでゲートＳｉＯ２膜１４を完全に除去するよう
なエツチングを施す。
クとして、ＣＦ４ガスによるドライエツチングでＰｏ１
ｙ−３ｉ膜２０１およびＣＨＦ ｓガスによるドライエ
ツチングでゲートＳｉＯ２膜１４を完全に除去するよう
なエツチングを施す。
その後Ｐ＋イオンをイオン注入法で注入し、６００℃で
ｌｈｒ熱処理する（第３図（ｄ））。
ｌｈｒ熱処理する（第３図（ｄ））。
次に層間絶縁層１７をＡＰＣＶＤ法で堆積し、コンタク
トスルーホールを開口する。次にスパッタ法でＡｎ膜を
堆積しパターニングしてへΩ配線１６を形成する。さら
に、スパッタ法でＩＯＴ膜を堆積しパターニングして画
素電極１８を形成し、アクティブマトリクス基板は完成
する。第３図（ｆ）は、本実施例によるアクティブマト
リクス基板の平面構造を示したものである。
トスルーホールを開口する。次にスパッタ法でＡｎ膜を
堆積しパターニングしてへΩ配線１６を形成する。さら
に、スパッタ法でＩＯＴ膜を堆積しパターニングして画
素電極１８を形成し、アクティブマトリクス基板は完成
する。第３図（ｆ）は、本実施例によるアクティブマト
リクス基板の平面構造を示したものである。
上記のような工程によれば、Ｐｏ１ｙ −Ｓ ｉ膜から
なるゲート電極とシリサイド膜とからなる配線電極とが
、コンタクトスルーホールを用いることなく自己整合的
に接続された配線構造を非常に簡単に形成できる。薄膜
トランジスタを用いた表示装置としては、コンタクトス
ルーホールが不要になることによる画素開口率の向上、
配線のシリサイド化による配線抵抗の減少が可能という
効果がある。
なるゲート電極とシリサイド膜とからなる配線電極とが
、コンタクトスルーホールを用いることなく自己整合的
に接続された配線構造を非常に簡単に形成できる。薄膜
トランジスタを用いた表示装置としては、コンタクトス
ルーホールが不要になることによる画素開口率の向上、
配線のシリサイド化による配線抵抗の減少が可能という
効果がある。
第４図は本発明の第４の実施例を示したものである。
絶縁基板１上に能動層Ｐｏ１ｙ −Ｓ ｉ膜１２をＬＰ
ＣＶＤ法で、マスクＳ ｉ ０２ ［１５をＡＰＣＶＤ
法で順次堆積する（第４図（ａ））。次に通常のホト−
エツチング工程によりマスクＳ ｉ Ｏ２１５の−部を
除去し、続いてスパッタ法によりｐｔ膜１０５を堆積す
る（第４図（ｂ））。次に０２雰囲気中。
ＣＶＤ法で、マスクＳ ｉ ０２ ［１５をＡＰＣＶＤ
法で順次堆積する（第４図（ａ））。次に通常のホト−
エツチング工程によりマスクＳ ｉ Ｏ２１５の−部を
除去し、続いてスパッタ法によりｐｔ膜１０５を堆積す
る（第４図（ｂ））。次に０２雰囲気中。
４８０℃で３０分間熱処理して、マスク５ｉＯｚ膜１５
を除去した領域のＰｏ１ｙ −Ｓ ｉ膜表面のみに選択
的にシリサイド膜１０６を形成する。次にマスクＳ ｉ
Ｏ２膜１５をエツチング除去し、通常のホト工程によ
り薄膜トランジスタの素子領域となるＰｏ１ｙ −Ｓ
ｉ膜上にホトレジス１−１９を形成する（第４図（Ｃ）
）。選択的に形成したシリサイド層１０６とホトレジス
ト１９をマスクとしてＣＦ４ガスによるドライエツチン
グにより能動層Ｐｏ１ｙ −Ｓ ｉ膜をバターニングす
る（第４図（ｄ））。
を除去した領域のＰｏ１ｙ −Ｓ ｉ膜表面のみに選択
的にシリサイド膜１０６を形成する。次にマスクＳ ｉ
Ｏ２膜１５をエツチング除去し、通常のホト工程によ
り薄膜トランジスタの素子領域となるＰｏ１ｙ −Ｓ
ｉ膜上にホトレジス１−１９を形成する（第４図（Ｃ）
）。選択的に形成したシリサイド層１０６とホトレジス
ト１９をマスクとしてＣＦ４ガスによるドライエツチン
グにより能動層Ｐｏ１ｙ −Ｓ ｉ膜をバターニングす
る（第４図（ｄ））。
次にゲート５ｉＯｚ膜１３をＡＰＣＶＤ法で、ゲートＰ
ｏ１ｙ −Ｓ ｉ膜１４をＬＰＣＶＤ法で順次堆積し、
ホ１〜エツチン工程によりパターニングする。次にイオ
ン注入法によりＰ＋イオンを注入し６００℃でｌｈｒ熱
処理する（第４図（ｅ））、以下１層間絶縁瞑１６堆積
以降の工程は第３の実施例と同様な工程で第４図（ｆ）
に示したアクティブマトリクス基板が完成する。第４図
（ｇ）は第４図（ｆ）の平面構造である。
ｏ１ｙ −Ｓ ｉ膜１４をＬＰＣＶＤ法で順次堆積し、
ホ１〜エツチン工程によりパターニングする。次にイオ
ン注入法によりＰ＋イオンを注入し６００℃でｌｈｒ熱
処理する（第４図（ｅ））、以下１層間絶縁瞑１６堆積
以降の工程は第３の実施例と同様な工程で第４図（ｆ）
に示したアクティブマトリクス基板が完成する。第４図
（ｇ）は第４図（ｆ）の平面構造である。
上記の第４の実施例によれば第１の実施例と同様にシリ
サイド膜のＰｏ１ｙ −Ｓ ｉ膜側面への回り込みを減
少でき、また薄膜トランジスタのドレイン電極と配線電
極との間のコンタクトスルーホールを廃止できるので、
高い画素開口率を有するアクティブマトリクス基板を簡
単な工程で製造できる効果がある。
サイド膜のＰｏ１ｙ −Ｓ ｉ膜側面への回り込みを減
少でき、また薄膜トランジスタのドレイン電極と配線電
極との間のコンタクトスルーホールを廃止できるので、
高い画素開口率を有するアクティブマトリクス基板を簡
単な工程で製造できる効果がある。
上記４つの実施例ではシリサイド膜としてシリサイドの
低温形成可能なＰｔシリサイドを用いたが１本発明の法
はこれらの材料に限らず、Ｓｉと直接反応してシリサイ
ドを形成しかつ、生成されたシリサイドに対して選択エ
ツチング可能な金属のシリサイドならば何でも良い。具
体的にはＮ１ｐｔの他にＰｄ、Ｃｏのシリサイドも使用
可能である。
低温形成可能なＰｔシリサイドを用いたが１本発明の法
はこれらの材料に限らず、Ｓｉと直接反応してシリサイ
ドを形成しかつ、生成されたシリサイドに対して選択エ
ツチング可能な金属のシリサイドならば何でも良い。具
体的にはＮ１ｐｔの他にＰｄ、Ｃｏのシリサイドも使用
可能である。
また、上記の実施例においてはＰｏ１ｙ −Ｓ Ｌ膜上
に選択的にシリサイド層を形成する手段として５ｉＯｚ
ｌｌｌのマスクを用いたが、この他にレーザ光や電子ビ
ームを金属とＰｏ１ｙ −Ｓ ｉの積層膜に照射し反応
させてビームが照射された領域のみをシリサイド化する
直接描画によるマスクレスのシリサイドプロセスも使用
可能である。
に選択的にシリサイド層を形成する手段として５ｉＯｚ
ｌｌｌのマスクを用いたが、この他にレーザ光や電子ビ
ームを金属とＰｏ１ｙ −Ｓ ｉの積層膜に照射し反応
させてビームが照射された領域のみをシリサイド化する
直接描画によるマスクレスのシリサイドプロセスも使用
可能である。
なお１本実施例で形成されたアクティブマトリクス基板
は第５図に示すように表示装置として用いられる。ガラ
ス基板５０１上に、形成された信号電極５０４と走査電
極５０３とがマトリクス状に形成されその交差点近傍に
薄膜トランジスタ５０２が形成され、透明電極よりなる
画素電極５０１を駆動する。液晶層５０６を挟んで対向
するガラス基板５０８上には透明電極よりなる対向電極
５０６およびカラーフィルタ５０７が形成され、一対の
ガラス基板５０１，５０８を挟むように、偏光板５０５
が設けられる。光源からの光の透過を画素電極５０１部
分で調節することにより薄膜トランジスタ（ＴＰＴ）駆
動型のカラー液晶表示装置が構成される。
は第５図に示すように表示装置として用いられる。ガラ
ス基板５０１上に、形成された信号電極５０４と走査電
極５０３とがマトリクス状に形成されその交差点近傍に
薄膜トランジスタ５０２が形成され、透明電極よりなる
画素電極５０１を駆動する。液晶層５０６を挟んで対向
するガラス基板５０８上には透明電極よりなる対向電極
５０６およびカラーフィルタ５０７が形成され、一対の
ガラス基板５０１，５０８を挟むように、偏光板５０５
が設けられる。光源からの光の透過を画素電極５０１部
分で調節することにより薄膜トランジスタ（ＴＰＴ）駆
動型のカラー液晶表示装置が構成される。
本発明では、高融点金属と半導体との化合物をエツチン
グマスクとしても使用できるので、自己整合プロセスに
よる合わせ余裕の減少と、低い配線抵抗と特性のよい薄
膜トランジスタを有する半導体装置を製造できる。
グマスクとしても使用できるので、自己整合プロセスに
よる合わせ余裕の減少と、低い配線抵抗と特性のよい薄
膜トランジスタを有する半導体装置を製造できる。
また、コンタクトスルーホール等を減少できるので、開
口率の高い表示装置を形成できる。
口率の高い表示装置を形成できる。
第１図は（ａ）乃至第１図（ｅ）は、本発明の第１の実
施例のプロセスを示す断面図である。第１図（ｆ）は、
第１図（ｅ）の平面パターンを示す平面図である。第２
図（、）乃至第２図（ｆ）は、本発明の第２の実施例の
プロセスを示す断面図である。第２図（ｇ）は、第２図
（ｆ）の平面パターンを示す平面図である。第３図（ａ
）乃至第３図（ｅ）は、本発明の第３の実施例のプロセ
スを示す断面図である。第３図（ｆ）は、第３図（ｅ）
の平面パターンを示す平面図である。第４図（ａ）乃至
第４図（ｆ）は、本発明の第１の実施例のプロセスを示
す断面図である。第４図（ｇ）は、第４図（ｆ）の平面
パターンを示す平面図である。第５図はＴＰＴ駆動型液
晶パネルの構造を示す斜視図である。 １・・・絶縁基板、１２・・・能動層Ｐｏ１ｙ −Ｓ
ｉ膜、１３・・・ゲート５ｉＯｚ膜、１４・・・ゲート
Ｓｉ電極、１５・・・マスク５ｉＯｚ膜、１８・・・画
素電極、１９・・・ホトレジスト、２０・・・走査配線
、１０５・・・ｐｔ膜、１０６・・・ｐｔシリサイド膜
。 第 第 凹 第 （子） ｌど
施例のプロセスを示す断面図である。第１図（ｆ）は、
第１図（ｅ）の平面パターンを示す平面図である。第２
図（、）乃至第２図（ｆ）は、本発明の第２の実施例の
プロセスを示す断面図である。第２図（ｇ）は、第２図
（ｆ）の平面パターンを示す平面図である。第３図（ａ
）乃至第３図（ｅ）は、本発明の第３の実施例のプロセ
スを示す断面図である。第３図（ｆ）は、第３図（ｅ）
の平面パターンを示す平面図である。第４図（ａ）乃至
第４図（ｆ）は、本発明の第１の実施例のプロセスを示
す断面図である。第４図（ｇ）は、第４図（ｆ）の平面
パターンを示す平面図である。第５図はＴＰＴ駆動型液
晶パネルの構造を示す斜視図である。 １・・・絶縁基板、１２・・・能動層Ｐｏ１ｙ −Ｓ
ｉ膜、１３・・・ゲート５ｉＯｚ膜、１４・・・ゲート
Ｓｉ電極、１５・・・マスク５ｉＯｚ膜、１８・・・画
素電極、１９・・・ホトレジスト、２０・・・走査配線
、１０５・・・ｐｔ膜、１０６・・・ｐｔシリサイド膜
。 第 第 凹 第 （子） ｌど
Claims (1)
- 【特許請求の範囲】 １、以下の工程を含むことを特徴とするアクティブマト
リクス基板の製造方法。 （１）所定の絶縁基板上に第１の半導体膜よりなる島領
域を形成する工程、 （２）所定の第１の絶縁膜を介し第２の半導体膜よりな
る所定パターンの層を形成する工程、（３）上記第２の
半導体膜よりなる所定パターンの層上に所定金属を堆積
した後、上記第２の半導体膜と上記金属との化合物を形
成する工程、 （４）未反応の上記金属を除去する工程、 （５）上記化合物をマスクとして、上記第１の絶縁膜を
エッチングする工程。 ２、請求項１において、上記第１の半導体膜および上記
第２の半導体膜は、多結晶シリコンであり、上記第１の
絶縁膜は、酸化硅素であり、上記金属は、プラチナ、ニ
ッケル、パラジウムコバルトのいずれか１種であること
を特徴とするアクティブマトリクス基板の製造方法。 ３、以下の工程を含むことを特徴とするアクティブマト
リクス基板の製造方法。 （１）所定の絶縁基板上に第１の半導体膜よりなる島領
域を形成する工程。 （２）第１の絶縁膜を介し第２の半導体膜を形成する工
程。 （３）上記第２の半導体膜上に第２の絶縁膜を堆積した
後、上記第２の絶縁膜を所定のパターンとする工程。 （４）上記所定のパターンの第２の絶縁膜上に所定金属
を堆積した後、上記第２の半導体膜と上記金属との化合
物を形成する工程、 （５）未反応の上記金属を除去する工程。 （６）上記化合物をマスクとして、上記第２の半導体膜
及び上記第１の絶縁膜をエッチングする工程。 ４、請求項３において、上記第２の絶縁膜は酸化硅素で
あることを特徴とするアクティブマトリクス基板の製造
方法。 ５、以下の工程を含むことを特徴とするアクティブマト
リクス基板の製造方法。 （１）所定の絶縁基板上に第１の半導体膜よりなる島領
域を形成する工程、 （２）第１の絶縁膜を介し第２の半導体膜を形成する工
程、 （３）上記第２の半導体膜上に第２の絶縁膜を堆積した
後、上記第２の絶縁膜を所定のパターンとする工程、 （４）上記所定のパターンの第２の絶縁膜上に所定金属
を堆積した後、上記第２の半導体膜と上記金属との化合
物を形成する工程、 （５）未反応の上記金属を除去する工程、 （６）上記所定のパターンの第２の絶縁膜をエッチング
する工程。 （７）上記第２の半導体膜上に第３の絶縁膜を堆積した
後、上記第３の絶縁膜を所定のパターンとする工程、 （８）上記化合物及び上記第３の絶縁膜をマスクとして
、上記第２の半導体膜及び上記第１の絶縁膜をエッチン
グする工程。 ６、請求項５において、上記第３の絶縁膜はホトレジス
トであるアクテイブマトリスク基板の製造方法。 ７、以下の工程を含むことを特徴とするアクティブマト
リクス基板の製造方法。 （１）所定の絶縁基板上に第１の半導体膜を形成する工
程、 （２）上記第１の半導体膜上に第２の絶縁膜を形成し、
上記第２の絶縁膜を所定のパターンとする工程。 （３）上記第１の絶縁膜上に所定金属を堆積した後、上
記第２の半導体膜と上記金属との化合物を形成する工程
、 （４）未反応の上記金属を除去する工程、 （５）上記所定のパターンの第２の絶縁膜をエッチング
する工程。 （６）第３の絶縁膜を形成後、所定のパターンとする工
程。 （７）上記第３の絶縁膜をマスクとして、上記第１の半
導体膜をエッチングする工程。 ８、請求項７において、上記化合物は、トランジスタの
ソース電極及び信号電極であることを特徴とするアクテ
ィブマトリクス基板の製造方法。 ９、所定の絶縁基板上に形成された第１の半導体膜より
なる島領域と、 上記第１の半導体膜よりなる島領域上に一端部が交差し
ており且つ他端部が上記第１の半導体膜よりなる島領域
外に延在されている第１の絶縁膜、第２の半導体膜及び
上記第２の半導体膜と所定金属との化合物よりなる積層
膜とから成り、 上記第１の半導体膜よりなる島領域上の上記積層膜との
交差する部分は、トランジスタの能動層であり。 上記能動層以外の上記第１の半導体膜よりなる島領域に
ソース電極およびドレイン電極がオーミック接続してお
り、 上記延在する積層膜は、配線であることを特徴とするア
クティブマトリクス基板。 １０、請求項９において、上記ソース電極は、信号電極
へ接続され、上記ドレイン電極は、画素電極へ接続され
、上記絶縁基板に対向するように設けられ表面に対向電
極が形成された他の絶縁基板を有し、 上記絶縁基板および上記他の絶縁基板に挟持された液晶
を上記トランジスタにて、駆動することを特徴とする液
晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23342588A JP2624797B2 (ja) | 1988-09-20 | 1988-09-20 | アクティブマトリクス基板の製造方法 |
| KR1019890012913A KR0178775B1 (ko) | 1988-09-20 | 1989-09-07 | 액티브매트릭스 기판의 제조방법 |
| US07/408,729 US5008218A (en) | 1988-09-20 | 1989-09-18 | Method for fabricating a thin film transistor using a silicide as an etch mask |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23342588A JP2624797B2 (ja) | 1988-09-20 | 1988-09-20 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282571A true JPH0282571A (ja) | 1990-03-23 |
| JP2624797B2 JP2624797B2 (ja) | 1997-06-25 |
Family
ID=16954854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23342588A Expired - Lifetime JP2624797B2 (ja) | 1988-09-20 | 1988-09-20 | アクティブマトリクス基板の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5008218A (ja) |
| JP (1) | JP2624797B2 (ja) |
| KR (1) | KR0178775B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013047808A (ja) * | 2000-01-17 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013178522A (ja) * | 2000-02-22 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508851B2 (ja) * | 1989-08-23 | 1996-06-19 | 日本電気株式会社 | 液晶表示素子用アクティブマトリクス基板とその製造方法 |
| EP0459763B1 (en) * | 1990-05-29 | 1997-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistors |
| EP0499979A3 (en) * | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US5119183A (en) * | 1991-08-09 | 1992-06-02 | Xerox Corporation | Color scan array with addressing circuitry |
| KR0139346B1 (ko) * | 1994-03-03 | 1998-06-15 | 김광호 | 박막 트랜지스터 액정표시장치의 제조방법 |
| JP2776360B2 (ja) * | 1996-02-28 | 1998-07-16 | 日本電気株式会社 | 薄膜トランジスタアレイ基板の製造方法 |
| KR100252926B1 (ko) * | 1996-06-28 | 2000-04-15 | 구본준 | 실리사이드를 이용한 폴리실리콘 박막트랜지스터 및 제조방법 |
| US6127199A (en) * | 1996-11-12 | 2000-10-03 | Seiko Epson Corporation | Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device |
| USRE38466E1 (en) | 1996-11-12 | 2004-03-16 | Seiko Epson Corporation | Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device |
| GB9818310D0 (en) * | 1998-08-22 | 1998-10-14 | Koninkl Philips Electronics Nv | Thin film transistors and their manufacture |
| US7402467B1 (en) | 1999-03-26 | 2008-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| TWI286338B (en) * | 2000-05-12 | 2007-09-01 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| JP4301227B2 (ja) * | 2005-09-15 | 2009-07-22 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器並びにコンデンサー |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120354U (ja) * | 1986-01-22 | 1987-07-30 | ||
| JPS6354773A (ja) * | 1986-08-25 | 1988-03-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4285761A (en) * | 1980-06-30 | 1981-08-25 | International Business Machines Corporation | Process for selectively forming refractory metal silicide layers on semiconductor devices |
| US4362597A (en) * | 1981-01-19 | 1982-12-07 | Bell Telephone Laboratories, Incorporated | Method of fabricating high-conductivity silicide-on-polysilicon structures for MOS devices |
| US4444617A (en) * | 1983-01-06 | 1984-04-24 | Rockwell International Corporation | Reactive ion etching of molybdenum silicide and N+ polysilicon |
| US4470189A (en) * | 1983-05-23 | 1984-09-11 | International Business Machines Corporation | Process for making polycide structures |
| JPS61229365A (ja) * | 1985-04-03 | 1986-10-13 | Hitachi Ltd | 薄膜トランジスタ |
| JPS61231765A (ja) * | 1985-04-08 | 1986-10-16 | Hitachi Ltd | 薄膜半導体装置の製造方法 |
| JPS61278163A (ja) * | 1985-06-03 | 1986-12-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPS62120354A (ja) * | 1985-11-19 | 1987-06-01 | Nippon Shokubai Kagaku Kogyo Co Ltd | 高純度スルホプロピル（メタ）アクリレート塩類の製造方法 |
| US4726879A (en) * | 1986-09-08 | 1988-02-23 | International Business Machines Corporation | RIE process for etching silicon isolation trenches and polycides with vertical surfaces |
| US4753709A (en) * | 1987-02-05 | 1988-06-28 | Texas Instuments Incorporated | Method for etching contact vias in a semiconductor device |
-
1988
- 1988-09-20 JP JP23342588A patent/JP2624797B2/ja not_active Expired - Lifetime
-
1989
- 1989-09-07 KR KR1019890012913A patent/KR0178775B1/ko not_active IP Right Cessation
- 1989-09-18 US US07/408,729 patent/US5008218A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120354U (ja) * | 1986-01-22 | 1987-07-30 | ||
| JPS6354773A (ja) * | 1986-08-25 | 1988-03-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013047808A (ja) * | 2000-01-17 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9087476B2 (en) | 2000-01-17 | 2015-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
| US9368089B2 (en) | 2000-01-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
| US10467961B2 (en) | 2000-01-17 | 2019-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
| US10522076B2 (en) | 2000-01-17 | 2019-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
| JP2013178522A (ja) * | 2000-02-22 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9318610B2 (en) | 2000-02-22 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9869907B2 (en) | 2000-02-22 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0178775B1 (ko) | 1999-03-20 |
| JP2624797B2 (ja) | 1997-06-25 |
| KR900005605A (ko) | 1990-04-14 |
| US5008218A (en) | 1991-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0282571A (ja) | アクティブマトリクス基板の製造方法 | |
| JPH09307114A (ja) | 薄膜トランジスタ及びその製造方法及び液晶表示装置 | |
| US7388227B2 (en) | Method for fabricating liquid crystal display device using two masks | |
| JPH0680685B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP3352191B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0242419A (ja) | 半導体装置およびその製造方法 | |
| JPH06204247A (ja) | 薄膜トランジスタの製造方法 | |
| JP2659976B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JPH0543095B2 (ja) | ||
| JP3210196B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP3175390B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3216173B2 (ja) | 薄膜トランジスタ回路の製造方法 | |
| JPH043469A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2930053B2 (ja) | 液晶表示装置およびその製造方法 | |
| JP2574808B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2514166B2 (ja) | アクティブマトリックス液晶表示装置の製造方法 | |
| KR100267995B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JPH07142737A (ja) | 薄膜トランジスタの製造方法 | |
| JPH10209452A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3147365B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3466165B2 (ja) | Ｌｄｄを有する薄膜トランジスタの製造方法 | |
| JPH09246554A (ja) | 薄膜トランジスタの製造方法および液晶表示装置 | |
| JP3194551B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH01236655A (ja) | 薄膜電界効果トランジスタとその製造方法 | |
| JPH0677482A (ja) | 液晶表示装置用アレイ基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |