JPS61278163A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/7866—Non-monocrystalline silicon transistors
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- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は絶縁体上に絶縁ゲート形トランジスタ（ＭＯＳ
トランジスタ）を形成した薄膜トランジスタ（ＴＰＴ）
とその製法に関するものである。
トランジスタ）を形成した薄膜トランジスタ（ＴＰＴ）
とその製法に関するものである。
この種ＴＰＴは特開昭５５−９１１７２号公報等に示さ
れているが、以下、従来の構造と製法を第３図に基づい
て説明する。尚、以下の（８）〜（ｇ）の項目は、第３
図に示す工程（ａ）〜（ｇ）に対応するものである。
れているが、以下、従来の構造と製法を第３図に基づい
て説明する。尚、以下の（８）〜（ｇ）の項目は、第３
図に示す工程（ａ）〜（ｇ）に対応するものである。
（ａ）絶縁基板３１の上に、半導体薄膜として、第１の
多結晶シリコン３２を形成し、ホトエツチングにより、
島状に加工する。
多結晶シリコン３２を形成し、ホトエツチングにより、
島状に加工する。
（ｂ）ゲート絶縁膜としてＳｉｎ、膜３３をＣＶＤ法で
形成し、ゲート電極として第２の多結晶シリコン膜３４
をＣＶＤ法で形成する。
形成し、ゲート電極として第２の多結晶シリコン膜３４
をＣＶＤ法で形成する。
（ｃ）多結晶シリコン３４をホトエツチングで一部除去
し、ゲート電極をバターニングする。
し、ゲート電極をバターニングする。
（ｄ）イオン打込み法により、リン、ヒ素等のドーパン
トのイオンを打込む、この時、ゲート電極が覆っていな
い第１の多結晶シリコン３２の３５で示す領域およびゲ
ート電極にイオンが打込まれる。
トのイオンを打込む、この時、ゲート電極が覆っていな
い第１の多結晶シリコン３２の３５で示す領域およびゲ
ート電極にイオンが打込まれる。
（ａ）アニール（熱処］）することにより、打込まれた
イオンが活性化し、ソース３６．ドレイン３７、ゲート
電極３８のｎ３ ドーピング領域が形成される。
イオンが活性化し、ソース３６．ドレイン３７、ゲート
電極３８のｎ３ ドーピング領域が形成される。
（ｆ）ＣＶＤ法等により、絶縁膜３９を形成し、ホトエ
ツチングにより、コンタクト用のスルホールを設ける。
ツチングにより、コンタクト用のスルホールを設ける。
（ｇ）電極材料の薄膜４０を形成し、ホトエツチングに
より、所定の形状に加工する。
より、所定の形状に加工する。
上記の工程では、イオン打込みおよびアニールの工程に
問題がある。即ち、イオン打込みしたドーパントの活性
化には、一般の半導体集積回路では、９００℃以上の温
度で熱処理している。絶縁基板として、ガラスのように
、安価でかつ加工しやすい材料を用いることを考えると
、歪温度が低いことから、このような高温を用いること
ができない。
問題がある。即ち、イオン打込みしたドーパントの活性
化には、一般の半導体集積回路では、９００℃以上の温
度で熱処理している。絶縁基板として、ガラスのように
、安価でかつ加工しやすい材料を用いることを考えると
、歪温度が低いことから、このような高温を用いること
ができない。
一方、アニール温度を下げることを考えると、例えば、
５００℃であれば２０時間程度の長時間のアニールを必
要とし、それでも活性化は十分でなく多結晶シリコンの
シート抵抗は、高温でアニールしたものより、１０〜１
００倍大きい値になる。
５００℃であれば２０時間程度の長時間のアニールを必
要とし、それでも活性化は十分でなく多結晶シリコンの
シート抵抗は、高温でアニールしたものより、１０〜１
００倍大きい値になる。
一方、薄膜トランジスタの特性は、第１の半導体薄膜３
２の膜質に大きく依存する。半導体薄膜３２の代表的な
ものとして、多結晶シリコンおよび非晶質（アモルファ
ス）シリコンがある６非晶質シリコンは、一般に多量の
水素を添加して、シリコン原子の結合を安定化している
。しかし、非晶質シリコン中の水素は、２５０〜４００
℃以上の高温では飛散し、ＴＰＴの特性が劣化するとい
う欠点がある。
２の膜質に大きく依存する。半導体薄膜３２の代表的な
ものとして、多結晶シリコンおよび非晶質（アモルファ
ス）シリコンがある６非晶質シリコンは、一般に多量の
水素を添加して、シリコン原子の結合を安定化している
。しかし、非晶質シリコン中の水素は、２５０〜４００
℃以上の高温では飛散し、ＴＰＴの特性が劣化するとい
う欠点がある。
また多結晶シリコンであっても、結晶粒界では非晶質シ
リコンと同様なことがあり、多結晶シリコン形成後に、
２００〜４００’Ｃの温度で、水素雰囲気のプラズマ中
におき、結晶粒界に水素を添加している。そのため、製
造工程が増加し、また水素添加以後は温度を上げること
ができないという欠点がある。
リコンと同様なことがあり、多結晶シリコン形成後に、
２００〜４００’Ｃの温度で、水素雰囲気のプラズマ中
におき、結晶粒界に水素を添加している。そのため、製
造工程が増加し、また水素添加以後は温度を上げること
ができないという欠点がある。
以上のように、従来の構造および製法による薄膜トラン
ジスタでは、低温プロセスで、ソース。
ジスタでは、低温プロセスで、ソース。
ドレインおよびゲート電極のシート抵抗を小さくできな
いことと、水素処理化に特別な工程が必要であり、その
後で高温熱処理できないという欠点がある。
いことと、水素処理化に特別な工程が必要であり、その
後で高温熱処理できないという欠点がある。
本発明の目的は、電気的特性が安定で、低温で製造する
ことができ、工程が簡単なＴＰＴおよびその製法を提供
することにある。
ことができ、工程が簡単なＴＰＴおよびその製法を提供
することにある。
本発明ＴＰＴの特徴は、ゲート電極として、水素を多数
含んだ非晶質シリコンとその周囲を被う金属シリサイド
で構成し、チャネル領域近傍の半導体薄膜を金属シリサ
イドで被ったことにある。
含んだ非晶質シリコンとその周囲を被う金属シリサイド
で構成し、チャネル領域近傍の半導体薄膜を金属シリサ
イドで被ったことにある。
また５本発明製法の特徴は、ゲート電極の一部として水
素を添加した非晶質シリコンを設けてから、該シリコン
とチャネル領域近傍の半導体薄膜に金属を設け、アニー
ルして金属シリサイド化することにある。
素を添加した非晶質シリコンを設けてから、該シリコン
とチャネル領域近傍の半導体薄膜に金属を設け、アニー
ルして金属シリサイド化することにある。
第１図（ａ）、（ｂ）により、本発明の一実施例を説明
する。
する。
絶縁基板］２１の上に、多結晶シリコンの薄膜の島］２
があり、ゲート絶縁膜１３を介して、ｎ形不純物をドー
プし、水素添加した非晶質シリコン膜１４がある。ソー
スおよびドレイン領域には、金属シリサイド層１．５．
１６があり、ゲート電極の表面に、金属シリサイド層〕
−７がある。その上にパッシベーション膜１８があり、
スルホールを介して、電極１９が、ソースアトレイン領
域に接続して形成されている。尚、第１図（ａ）ではゲ
ート絶縁膜１３とパッシベーション膜１８は省略されて
いる。
があり、ゲート絶縁膜１３を介して、ｎ形不純物をドー
プし、水素添加した非晶質シリコン膜１４がある。ソー
スおよびドレイン領域には、金属シリサイド層１．５．
１６があり、ゲート電極の表面に、金属シリサイド層〕
−７がある。その上にパッシベーション膜１８があり、
スルホールを介して、電極１９が、ソースアトレイン領
域に接続して形成されている。尚、第１図（ａ）ではゲ
ート絶縁膜１３とパッシベーション膜１８は省略されて
いる。
ソース、ドレインは、金属シリサイド層１５゜１Ｇであ
るので、電極１９との接続がよく、また横方向のシート
抵抗が小さく、内部直列抵抗が小さい。また、本図では
説明していないが、また、ソース、ドレイン領域の金属
シリサイド層を設けた多結晶シリコン層を延ばして、配
線として使用しても、配線抵抗が異常に大きくなること
はない。
るので、電極１９との接続がよく、また横方向のシート
抵抗が小さく、内部直列抵抗が小さい。また、本図では
説明していないが、また、ソース、ドレイン領域の金属
シリサイド層を設けた多結晶シリコン層を延ばして、配
線として使用しても、配線抵抗が異常に大きくなること
はない。
ゲート電極も、上記と同様であり、金属シリサイド膜の
ついた非晶質シリコン膜も、横方向のシート抵抗が低く
そのままゲート配線に用いることもできる。
ついた非晶質シリコン膜も、横方向のシート抵抗が低く
そのままゲート配線に用いることもできる。
金属シリサイドは水素を通過させにくい性質を持ってい
る。従って、非晶質シリコン膜１４は、表面および側面
を金属シリサイド１７で覆われているので、添加された
水素は、外へ逃げにくい。
る。従って、非晶質シリコン膜１４は、表面および側面
を金属シリサイド１７で覆われているので、添加された
水素は、外へ逃げにくい。
そこで、金属シリサイド形成時やその後の熱処理で水素
は、下側のゲート絶縁膜１３を通過して、多結晶シリコ
ン１２に拡散されるので、多結晶シリコンに水素を添加
することができ簡単に水素化処理することができる。
は、下側のゲート絶縁膜１３を通過して、多結晶シリコ
ン１２に拡散されるので、多結晶シリコンに水素を添加
することができ簡単に水素化処理することができる。
このような構成では、非晶質シリコン膜１４と、多結晶
シリコン薄膜１２中の水素はゲート絶縁膜１３の横方向
からの逸脱を除けばほとんど消失しないので、熱処理が
加わってもゲート電極は低抵抗に保持され、ＴＰＴとし
ての特性の経年変化もほとんどない。
シリコン薄膜１２中の水素はゲート絶縁膜１３の横方向
からの逸脱を除けばほとんど消失しないので、熱処理が
加わってもゲート電極は低抵抗に保持され、ＴＰＴとし
ての特性の経年変化もほとんどない。
次に第２図により、本発明の詳細な説明する。
（ａ）絶縁基板１１の上に多結晶シリコン１２を形成し
、ホトエツチングにより、島を形成する。
、ホトエツチングにより、島を形成する。
（ｂ）ＣＶＤ法により、Ｓｉｎ、膜１３を形成し、ゲー
ト絶縁膜とする。その上に、水素とｎ形不純物をドープ
した非晶質シリコン膜１４を、プラズマＣＶＤ等のＣＶ
Ｄ法で形成する。
ト絶縁膜とする。その上に、水素とｎ形不純物をドープ
した非晶質シリコン膜１４を、プラズマＣＶＤ等のＣＶ
Ｄ法で形成する。
（ｃ）非晶質シリコン膜１４をホトエツチングの技術で
一部除去する。残った非晶質シリコンをマスクとして、
Ｓｉｎ、膜１３を除去する。
一部除去する。残った非晶質シリコンをマスクとして、
Ｓｉｎ、膜１３を除去する。
（ｄ）金属２０をスパッタ法等で形成する。
（ｅ）２００〜５００℃の熱処理により、金属とシリコ
ンを反応させ、金属シリサイド１５．１６゜１７にする
。その後、酸処理により、ＳｉＯ。
ンを反応させ、金属シリサイド１５．１６゜１７にする
。その後、酸処理により、ＳｉＯ。
膜上についた金属膜および未反応の金属膜を除去する。
（ｆ） Ｓ ｘ Ｏｘ −Ｐ Ｓ Ｇ （リンガラス）
、５ｉＮ（ちつ化シリコン）等のパッシベーション膜１
８を形成し、ホトエツチングにより、スルホールを設け
る。
、５ｉＮ（ちつ化シリコン）等のパッシベーション膜１
８を形成し、ホトエツチングにより、スルホールを設け
る。
（ｇ）電極層１９をスパッタ法等でつけ、ホトエツチン
グにより、バターニングする。
グにより、バターニングする。
上記工程で、チャネル領域の水素化処理は、金属とシリ
コンの反応のための熱処理時に行なうこともできるし、
必要な場合には、シリサイド形成後に、熱処理温度を上
げて、水素を拡散させる工程を取ることもできる。
コンの反応のための熱処理時に行なうこともできるし、
必要な場合には、シリサイド形成後に、熱処理温度を上
げて、水素を拡散させる工程を取ることもできる。
以上の説明では、多結晶シリコンで島状半導体薄膜を形
成しているが、これは非晶質シリコンであってもよい、
また、ソース、ドレインの各電極が接触される領域に不
純物が拡散されたｐチャネルＭＯＳＦＥＴ、ｎチャネル
ＭＯＳＦＥＴにも本発明は適用できる。
成しているが、これは非晶質シリコンであってもよい、
また、ソース、ドレインの各電極が接触される領域に不
純物が拡散されたｐチャネルＭＯＳＦＥＴ、ｎチャネル
ＭＯＳＦＥＴにも本発明は適用できる。
また、半導体薄膜のチャネル領域を除く全体に金属シリ
サイドを設けても良い。
サイドを設けても良い。
本発明によれば、金属シリサイド膜を形成することによ
り、ゲート電極のシート抵抗を小さくすることができる
。また、セルフアライメントにより、ゲート電極と同時
に、トランジスタのソース。
り、ゲート電極のシート抵抗を小さくすることができる
。また、セルフアライメントにより、ゲート電極と同時
に、トランジスタのソース。
ドレイン領域にシリサイドを形成することができ、ソー
ス、ドレインのシート抵抗も小さくすることができる。
ス、ドレインのシート抵抗も小さくすることができる。
また、シリサイド膜を形成する熱処理と同じ工程で水素
化処理が可能になり、工程が増加しない・また、その後
に熱処理があったとしても、水素が逃げ出すことはなく
、特性は安定化する。
化処理が可能になり、工程が増加しない・また、その後
に熱処理があったとしても、水素が逃げ出すことはなく
、特性は安定化する。
第１図は、本発明になるＴＰＴの一実施例を示しており
、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ切断線に沿
う断面図、第２図は、本発明製法を示す製造工程毎の断
面図、第３図は、従来のＴＰＴを製造工程毎に示す断面
図である。 １１・・・絶縁基板、１２・・・多結晶シリコン、１３
・・・ゲート絶縁膜、１４・・・非晶質シリコン、１５
〜１７・・・金属シリサイド、１８・・・パッシベーシ
ョン膜、１９・・・電極。
、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ切断線に沿
う断面図、第２図は、本発明製法を示す製造工程毎の断
面図、第３図は、従来のＴＰＴを製造工程毎に示す断面
図である。 １１・・・絶縁基板、１２・・・多結晶シリコン、１３
・・・ゲート絶縁膜、１４・・・非晶質シリコン、１５
〜１７・・・金属シリサイド、１８・・・パッシベーシ
ョン膜、１９・・・電極。
Claims (1)
- 【特許請求の範囲】 １、絶縁体上に島状の半導体薄膜が設けられ、該半導体
薄膜上に絶縁膜を介してゲート電極が設けられ、ゲート
電極直下の半導体薄膜のチャネル領域の両側の半導体薄
膜にソース電極とドレイン電極が接触される薄膜トラン
ジスタにおいて、ゲート電極は水素が添加されたアモル
ファスシリコンとその周囲を被う金属シリサイド膜とか
らなり、かつ、チャネル領域近傍の半導体薄膜も金属シ
リサイドで被われていることを特徴とする薄膜トランジ
スタ。 ２、特許請求の範囲第１項において、半導体薄膜は多結
晶シリコンおよびアモルファスシリコンのいずれかであ
ることを特徴とする薄膜トランジスタ。 ３、特許請求の範囲第１項において、半導体薄膜は水素
を含んでいることを特徴とする薄膜トランジスタ。 ４、絶縁体上に島状のシリコン薄膜が設けられ、該シリ
コン薄膜上に絶縁膜を介してゲート電極が設けられ、ゲ
ート電極直下のシリコン薄膜のチャネル領域の両側のシ
リコン薄膜にソース電極とドレイン電極が接触される薄
膜トランジスタにおいて、シリコン薄膜上に絶縁膜を介
して水素を添加したアモルファスシリコンを設けてから
その周囲とチャネル領域近傍のシリコン薄膜に金属膜を
設け、熱処理をして金属シリサイドを形成することを特
徴とする薄膜トランジスタの製法。 ５、特許請求の範囲第４項において、シリコン薄膜は多
結晶シリコンおよびアモルファスシリコンのいずれかで
あることを特徴とする薄膜トランジスタの製法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11881185A JPS61278163A (ja) | 1985-06-03 | 1985-06-03 | 薄膜トランジスタの製造方法 |
| DE86104695T DE3688758T2 (de) | 1985-04-08 | 1986-04-07 | Dünnfilmtransistor auf isolierendem Substrat. |
| EP86104695A EP0197531B1 (en) | 1985-04-08 | 1986-04-07 | Thin film transistor formed on insulating substrate |
| US07/113,360 US4954855A (en) | 1985-04-08 | 1987-10-28 | Thin film transistor formed on insulating substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11881185A JPS61278163A (ja) | 1985-06-03 | 1985-06-03 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61278163A true JPS61278163A (ja) | 1986-12-09 |
| JPH0551176B2 JPH0551176B2 (ja) | 1993-07-30 |
Family
ID=14745715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11881185A Granted JPS61278163A (ja) | 1985-04-08 | 1985-06-03 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61278163A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008218A (en) * | 1988-09-20 | 1991-04-16 | Hitachi, Ltd. | Method for fabricating a thin film transistor using a silicide as an etch mask |
| EP0689085A3 (en) * | 1994-06-20 | 1997-01-08 | Canon Kk | Display device and method for its manufacture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911681A (ja) * | 1982-07-12 | 1984-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造法 |
-
1985
- 1985-06-03 JP JP11881185A patent/JPS61278163A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911681A (ja) * | 1982-07-12 | 1984-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008218A (en) * | 1988-09-20 | 1991-04-16 | Hitachi, Ltd. | Method for fabricating a thin film transistor using a silicide as an etch mask |
| EP0689085A3 (en) * | 1994-06-20 | 1997-01-08 | Canon Kk | Display device and method for its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0551176B2 (ja) | 1993-07-30 |
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|---|---|---|---|
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