JPS5911681A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、商運でかつ筒ｖｅｊ反の半導体装置の製造法
に関するものである。
に関するものである。
半導体装置ケ構成するＭＩＳ型爾界効果トランジスタに
おいて、そのソースおよびトレイン領域の形成法として
は、従来法の方法か普通に用いられている。
おいて、そのソースおよびトレイン領域の形成法として
は、従来法の方法か普通に用いられている。
まず第１図Ａに示すように、シリコン基板２１の主面２
２側に素子分離部２３會形成し、ゲート酸化ＶＡ （、
５ｉＯｔ）２４ 、 オｊヒケート電ｍ（ホリ５ｉ）２
５を形成する０次に第１図Ｂに示″ｊように酸化シリコ
ン膜２６を堆積する０ついで第１図Ｃに示すようにドラ
イエツチング法により前記の酸化シリコン膜を除去して
、ケート酸化膜２４及びケート電極２５の側壁にのみ酸
化シリコン験２６會残す。ついで第１図りに示すよりｅ
Ｃ白金映２７會堆積せしめる０次に第１図Ｅに示すよう
に熱処理して、白金膜とＳｔ基板との接触部に白金シリ
サイド２８牙形成せしめ、ついで第１図Ｆに示すように
白金膜會除去し、第１図Ｇに示すようについで酸化シリ
コン膜２９葡堆槓し、第１図Ｈに丁子ようＶ（−該酸化
シリコン膜上にコンタクトホール會形成し、該コンタク
トホールにアルミニウム配線３０會形成する。
２側に素子分離部２３會形成し、ゲート酸化ＶＡ （、
５ｉＯｔ）２４ 、 オｊヒケート電ｍ（ホリ５ｉ）２
５を形成する０次に第１図Ｂに示″ｊように酸化シリコ
ン膜２６を堆積する０ついで第１図Ｃに示すようにドラ
イエツチング法により前記の酸化シリコン膜を除去して
、ケート酸化膜２４及びケート電極２５の側壁にのみ酸
化シリコン験２６會残す。ついで第１図りに示すよりｅ
Ｃ白金映２７會堆積せしめる０次に第１図Ｅに示すよう
に熱処理して、白金膜とＳｔ基板との接触部に白金シリ
サイド２８牙形成せしめ、ついで第１図Ｆに示すように
白金膜會除去し、第１図Ｇに示すようについで酸化シリ
コン膜２９葡堆槓し、第１図Ｈに丁子ようＶ（−該酸化
シリコン膜上にコンタクトホール會形成し、該コンタク
トホールにアルミニウム配線３０會形成する。
上舵の従来の製造法の特徴とする点は、（ａ）酸化シリ
コン膜の堆積および均一トライエツチングにより、ポリ
シリコンゲート電極（ｉｌｌＩ１１１］にのみ酸化シリ
コンを形成する。（ｂ）白金膜を堆積、熱処理し、シリ
コン上の白金の一＋Ｗ白金シリサイドに変える点にある
。し〃）シてこの製造法においてに（ａ）工程が複雑で
長いため、歩留りが低１し、製造時間か増大すること、
（ｂ）ボリンリコンケート電極側壁の酸化シリコン膜の
均一な形成か魁しく、ソース・トレイン領域とゲート電
極との耐圧劣化ケ生じ易いこと。などの欠点會伴ってい
る。
コン膜の堆積および均一トライエツチングにより、ポリ
シリコンゲート電極（ｉｌｌＩ１１１］にのみ酸化シリ
コンを形成する。（ｂ）白金膜を堆積、熱処理し、シリ
コン上の白金の一＋Ｗ白金シリサイドに変える点にある
。し〃）シてこの製造法においてに（ａ）工程が複雑で
長いため、歩留りが低１し、製造時間か増大すること、
（ｂ）ボリンリコンケート電極側壁の酸化シリコン膜の
均一な形成か魁しく、ソース・トレイン領域とゲート電
極との耐圧劣化ケ生じ易いこと。などの欠点會伴ってい
る。
本発明は、第１の導電膜バタンを有する半導体基板上に
、第２の導電嗅會堆積し、該半導体基板ケ酸素を含・む
雰囲気で熱処理″３−ることにより、該第１の導電膜バ
タンとＰ縁さｎ、かつ半導体基板とショットキ接触上布
する第２の轡電膜パタン會形成することヶ特徴とするも
ので、微細バタン勿崩し、かつ前速の半導体装置ｒうる
ための半導体装置の製造法ケ提供することケ目的とする
ものである。
、第２の導電嗅會堆積し、該半導体基板ケ酸素を含・む
雰囲気で熱処理″３−ることにより、該第１の導電膜バ
タンとＰ縁さｎ、かつ半導体基板とショットキ接触上布
する第２の轡電膜パタン會形成することヶ特徴とするも
ので、微細バタン勿崩し、かつ前速の半導体装置ｒうる
ための半導体装置の製造法ケ提供することケ目的とする
ものである。
前記の目的ケ達成するため、本発明に半導体基板の主面
上に第１の杷縁膜勿形取する工程と、該第１の絶縁膜上
にＢｒ望のバタン會有する。シリコンあるいはシリコン
化合物からなる第１の導電膜バタン紮形成ｙる工程と、
該第１の導電膜パタン全マスクとして、前ｉ口第１の絶
縁膜を半導体基板面に達するまで食刻する工程と、前ｎ
じ半導体基板面と前ｉじ第１の２４電膜バタンと紮覆っ
て、シリコン化合物からなる第２の導電膜音形成する工
程と、酸素？１１−合んた雰囲気中で前記半導体基板を
熱処理する工程とケバむことを特徴とする半導体装置の
製造法ケ発明の費旨とするもので、ある。
上に第１の杷縁膜勿形取する工程と、該第１の絶縁膜上
にＢｒ望のバタン會有する。シリコンあるいはシリコン
化合物からなる第１の導電膜バタン紮形成ｙる工程と、
該第１の導電膜パタン全マスクとして、前ｉ口第１の絶
縁膜を半導体基板面に達するまで食刻する工程と、前ｎ
じ半導体基板面と前ｉじ第１の２４電膜バタンと紮覆っ
て、シリコン化合物からなる第２の導電膜音形成する工
程と、酸素？１１−合んた雰囲気中で前記半導体基板を
熱処理する工程とケバむことを特徴とする半導体装置の
製造法ケ発明の費旨とするもので、ある。
次に本発明の実施例ヶ際何図面について説明する。なお
実施例は一つの例示であって、不発明の鞘神會逸脱しな
い範囲内で、柚々の変更あるいは改良ケ行いうろことは
１９丑でもない。
実施例は一つの例示であって、不発明の鞘神會逸脱しな
い範囲内で、柚々の変更あるいは改良ケ行いうろことは
１９丑でもない。
第２図は、本発明に係る半導体装置の製造法の一実施例
を示したものである。
を示したものである。
壕す、第２図Ａに示″′ｆよりに半導体基板１の主面２
側に素子分離都３葡形成し、半導体基板１の酸素雰囲気
中での熱処理等により第１の絶に膜ケ全面に形成し、Ｄ
Ｔ望のパタン上布する７１人コン葦たＵチタンシリサイ
ド、モリフ゛テンシリサイド、タングステンシリサイド
、タンタルシリーリイト、白金シリサイド等のンリコン
化合物力・らなる第１の導電膜バタン丁なゎちゲート′
亀憧５を形成し、ゲート電極５會マスクとじて第１の絶
縁膜上半導体基板面に達する１で食刻（エッナングノし
、ゲート酸化膜４ケ形成する。
側に素子分離都３葡形成し、半導体基板１の酸素雰囲気
中での熱処理等により第１の絶に膜ケ全面に形成し、Ｄ
Ｔ望のパタン上布する７１人コン葦たＵチタンシリサイ
ド、モリフ゛テンシリサイド、タングステンシリサイド
、タンタルシリーリイト、白金シリサイド等のンリコン
化合物力・らなる第１の導電膜バタン丁なゎちゲート′
亀憧５を形成し、ゲート電極５會マスクとじて第１の絶
縁膜上半導体基板面に達する１で食刻（エッナングノし
、ゲート酸化膜４ケ形成する。
次に第２図Ｂにボテように、ゲート電極５および半畳体
基板面、素子分離部３盆憶って、半導体基板ｌの主面２
上に、スパッタ法、蒸層法等奮用いて、チタンシリツィ
ト、モリブテンシリサイド、タングステンシリブイト、
タンタルシリサイド、白金シリサイド等のシリコン化合
物からなる第２の導電膜ｌｏケ形成する。次に、半導体
基板１の酸素ケ＠む雰囲気中での熱処理によジ、第２図
Ｃに示すようＶＣ第２の導電膜の部分が酸化され、ソー
ス、ドレイン領域１１が上６じゲート電極５と絶縁され
て、上記の半導体基板ｌとショットキ接触を有しで形成
される。この時、ゲート電極５上にも、４電層１２が同
時に形成される。′！、た、半導体基板１の主面２上に
。
基板面、素子分離部３盆憶って、半導体基板ｌの主面２
上に、スパッタ法、蒸層法等奮用いて、チタンシリツィ
ト、モリブテンシリサイド、タングステンシリブイト、
タンタルシリサイド、白金シリサイド等のシリコン化合
物からなる第２の導電膜ｌｏケ形成する。次に、半導体
基板１の酸素ケ＠む雰囲気中での熱処理によジ、第２図
Ｃに示すようＶＣ第２の導電膜の部分が酸化され、ソー
ス、ドレイン領域１１が上６じゲート電極５と絶縁され
て、上記の半導体基板ｌとショットキ接触を有しで形成
される。この時、ゲート電極５上にも、４電層１２が同
時に形成される。′！、た、半導体基板１の主面２上に
。
上記ソース、トレイン領域１１おまひ等電層１２ケ覆っ
て、酸化物力）らなる絶縁層１３も同時に形成される。
て、酸化物力）らなる絶縁層１３も同時に形成される。
その後第２図ｐに牢丁ように、絶縁層１３にコンタクト
ホール８を形成し、さらに配線９紫形成して、半導体装
置葡得る。
ホール８を形成し、さらに配線９紫形成して、半導体装
置葡得る。
以上、杢発明會用いたソース、ドレイン電徐形成法では
、第２図りに示すように、ソース。
、第２図りに示すように、ソース。
ドレイン饋域ｌｌ會シリコン化合物Ｖこより形成できる
ため、不純物を尋人してソース、ドレイン領域ケ形成す
る従来広に比較しで、ソース、ト１ル イン鎖酸のシート抵抗を−〜−に低減できるＯ０５０ 葦だ、スパッタ法、蒸眉法勿用いて堆積する。
ため、不純物を尋人してソース、ドレイン領域ケ形成す
る従来広に比較しで、ソース、ト１ル イン鎖酸のシート抵抗を−〜−に低減できるＯ０５０ 葦だ、スパッタ法、蒸眉法勿用いて堆積する。
第２の導′亀膜の膜厚を制御することにより、半導体基
板深さ方向の寸法が極めて小さいソースお↓ひドレイン
領域を形成できる。
板深さ方向の寸法が極めて小さいソースお↓ひドレイン
領域を形成できる。
なお、上に実施例においで、第２図Ｂに示したチタンシ
リツーイト、モリブデンシリサイド。
リツーイト、モリブデンシリサイド。
タングステンシリサイド、タンタルシリサイド。
白金シリサイド等のシリコン化合物からなる第２の４屯
膜の形成に当っては、堆積直前に半導体基板１ケ緩伽弗
酸等で短時間エツチングし、半導体基板１の主面２上の
自然酸化膜全除去することが望葦しい。′！だ、第２の
導電膜ＶＣチタンシリ′す゛イト、タンタルシリサイド
”ｋ用いる場合ＶＣは、映の堆績削に真空槽をＩ Ｘ
１０ Ｔｏｒｒ以１゛とテる方か艮い。半導体基板ｌ
の酸素ケ含む搭囲気中での熱処理に、例えは、第２の導
電膜ＶＣ１００ｎｒｎ厚のテクノシリサイドに用いｆ（
場合、８００℃の水蒸気中、２時間の処理で艮い０′−
！た、乾燥酸素雰囲気で行う場合には、１０００℃、２
時間の処理か有効である。
膜の形成に当っては、堆積直前に半導体基板１ケ緩伽弗
酸等で短時間エツチングし、半導体基板１の主面２上の
自然酸化膜全除去することが望葦しい。′！だ、第２の
導電膜ＶＣチタンシリ′す゛イト、タンタルシリサイド
”ｋ用いる場合ＶＣは、映の堆績削に真空槽をＩ Ｘ
１０ Ｔｏｒｒ以１゛とテる方か艮い。半導体基板ｌ
の酸素ケ含む搭囲気中での熱処理に、例えは、第２の導
電膜ＶＣ１００ｎｒｎ厚のテクノシリサイドに用いｆ（
場合、８００℃の水蒸気中、２時間の処理で艮い０′−
！た、乾燥酸素雰囲気で行う場合には、１０００℃、２
時間の処理か有効である。
第２図Ｂにボした第２の導電膜ｌＯの形成上、上記実施
例のシリコン化合物ｙｔ変え、シリコン膜とチタン、モ
リブデン、タングステン、メンタル、白金等の金楓膜を
交互に堆積して行うことも可能である０第２の４電映ｌ
Ｏの堆積物、基板温度ラフ００℃以）とした場合には、
半導体基板１を８００℃程度で熱処理するほうが望まし
いＯこの場合、第２の４電膜のシリコン化合物の組成制
御が容易となる特徴かある０ また、第２の導を膜ｌＯの形成ケ、上記実施例のシリコ
ン化合物に変え、チタン、モリブテン。
例のシリコン化合物ｙｔ変え、シリコン膜とチタン、モ
リブデン、タングステン、メンタル、白金等の金楓膜を
交互に堆積して行うことも可能である０第２の４電映ｌ
Ｏの堆積物、基板温度ラフ００℃以）とした場合には、
半導体基板１を８００℃程度で熱処理するほうが望まし
いＯこの場合、第２の４電膜のシリコン化合物の組成制
御が容易となる特徴かある０ また、第２の導を膜ｌＯの形成ケ、上記実施例のシリコ
ン化合物に変え、チタン、モリブテン。
タングステン、タンタル、白金等の金員膜上堆積し、７
００℃以上のアルゴン、窒素等の雰囲気中で２０分間以
上処理することＶＣよって行うことも可能である○この
場合、第２の４電膜ｌＯの形成ｔより簡易な装置で行え
る特徴がある０このように本発明ケ用いれは、ソース、
トレイン電極のシート抵抗ケ小さくでき、半導体装置の
動作ケ高速化できる利点が必る。葦だ、ソース、ドレイ
ン′ｔ＠：極の半導体基板深さ方向の寸法ケ小δくでき
るため、トランジスタのしきい暗電圧かテヤイ・ル長の
減少Ｖこよって低下する、いわゆるショートチャネル効
果盆改嵜でき、半４（Ａ−装置の尚題度化會図れる利点
がある。さらＶＬは、ソースおよびドレイン領域の形成
と同時に、層聞絶線膜會形成することも可能であり、半
導体装置の製造時間音短縮できる等多くの利点を廟しで
いる。
００℃以上のアルゴン、窒素等の雰囲気中で２０分間以
上処理することＶＣよって行うことも可能である○この
場合、第２の４電膜ｌＯの形成ｔより簡易な装置で行え
る特徴がある０このように本発明ケ用いれは、ソース、
トレイン電極のシート抵抗ケ小さくでき、半導体装置の
動作ケ高速化できる利点が必る。葦だ、ソース、ドレイ
ン′ｔ＠：極の半導体基板深さ方向の寸法ケ小δくでき
るため、トランジスタのしきい暗電圧かテヤイ・ル長の
減少Ｖこよって低下する、いわゆるショートチャネル効
果盆改嵜でき、半４（Ａ−装置の尚題度化會図れる利点
がある。さらＶＬは、ソースおよびドレイン領域の形成
と同時に、層聞絶線膜會形成することも可能であり、半
導体装置の製造時間音短縮できる等多くの利点を廟しで
いる。
第１図Ａ−Ｈは従来の半導体装置の製造法會ホし、第２
図Ａ−Ｄは本発明に係る半導体装置の製造法の一実施例
紮不す。 ｌ・・・・半導体基板、２・・・・・・半導体基板の主
面、３・・・・・・素子分離部、４・・・・・ケート酸
化膜、５・・・・・・ゲート電極、６・・・・・・不純
物導入によるソース。 トレイン饋域、７・・・・・・層間絶縁層、８・・・・
・コンタクトホール、９・・・・部側、 １０・・・・
・・第２の導電ｉｌｌ、１１・・・・・・シリコ／化合
物からなるソース、ドレイン領域、１２・・・・・・シ
リコン化合物からなる導電層、１３・・・・・・酸化物
からなる絶縁層特許出願人 日不電信電話公社
図Ａ−Ｄは本発明に係る半導体装置の製造法の一実施例
紮不す。 ｌ・・・・半導体基板、２・・・・・・半導体基板の主
面、３・・・・・・素子分離部、４・・・・・ケート酸
化膜、５・・・・・・ゲート電極、６・・・・・・不純
物導入によるソース。 トレイン饋域、７・・・・・・層間絶縁層、８・・・・
・コンタクトホール、９・・・・部側、 １０・・・・
・・第２の導電ｉｌｌ、１１・・・・・・シリコ／化合
物からなるソース、ドレイン領域、１２・・・・・・シ
リコン化合物からなる導電層、１３・・・・・・酸化物
からなる絶縁層特許出願人 日不電信電話公社
Claims (2)
- （１）半纏ｔ４一基板の主面上に第１の絶縁膜葡形成す
る工程と、該第１の絶縁膜上にｆ９■望のバタンを刹す
る。シリコンあるいはシリコン化合物からなる第１の導
電膜バタン葡形成する工程と、該第１（／Ｊ導電験バタ
ン葡マスクとして、前８じ第１の絶縁映忙半導体基板面
に達する葦で食刻する工程と、前ｉｃ″Ｐ４体基板面体
罰板面第１の導電膜バタンと２覆って、シリコン化合物
からなる第２の導′ＭＬ映會形成する工程と、彪累紫含
んた雰囲気中で前りじ半碑体基板を熱処理する工程とケ
宮むことγ％徴と了る半導体装置の製造法。 - （２）削訛第２の晦奄膜會Ｊし戚する工程において、シ
リコン映と金ｈａと會父互に堆積し、シリコノ化合物會
形成すること全特徴とする待ｉｆｆ―求の範囲第１項６
０載の半導体装置の製造法。 （３Ｊ Ｍ！Ｉ Ｏじ第２の導屯験盆形成する工程に
おいて、金ｌ＠ｌ！に堆稙し、熱処理によりシリコン化
合物を形成することｒ特徴とする待Ｗｔ請求の範囲第１
項記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11991282A JPS5911681A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11991282A JPS5911681A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911681A true JPS5911681A (ja) | 1984-01-21 |
Family
ID=14773265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11991282A Pending JPS5911681A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911681A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103424U (ja) * | 1984-12-11 | 1986-07-01 | ||
| JPS61231765A (ja) * | 1985-04-08 | 1986-10-16 | Hitachi Ltd | 薄膜半導体装置の製造方法 |
| JPS61278163A (ja) * | 1985-06-03 | 1986-12-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| US4830255A (en) * | 1986-09-18 | 1989-05-16 | Yoshida Kogyo K. K. | Fastener conveying apparatus for fastener assembling machine |
| JPH04200588A (ja) * | 1990-11-30 | 1992-07-21 | Y A Shii Kk | クリーニング方法及びその装置 |
-
1982
- 1982-07-12 JP JP11991282A patent/JPS5911681A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103424U (ja) * | 1984-12-11 | 1986-07-01 | ||
| JPS61231765A (ja) * | 1985-04-08 | 1986-10-16 | Hitachi Ltd | 薄膜半導体装置の製造方法 |
| JPH0550854B2 (ja) * | 1985-04-08 | 1993-07-30 | Hitachi Ltd | |
| JPS61278163A (ja) * | 1985-06-03 | 1986-12-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPH0551176B2 (ja) * | 1985-06-03 | 1993-07-30 | Hitachi Ltd | |
| US4830255A (en) * | 1986-09-18 | 1989-05-16 | Yoshida Kogyo K. K. | Fastener conveying apparatus for fastener assembling machine |
| JPH04200588A (ja) * | 1990-11-30 | 1992-07-21 | Y A Shii Kk | クリーニング方法及びその装置 |
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