KR950010054B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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미노루 다구치
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 나타낸 공정도.
제2도는 본 발명의 제2실시예에 따른 반도체장치를 나타낸 단면도.
제3도는 본 발명의 제3실시예에 따른 반도체장치를 나타낸 단면도.
제4도는 종래의 반도체 장치를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 아나로그소자부 4 : 디지탈소자부.
7 : 실리콘 기판 16 : 제1실리콘 산화막.
17 : 실리콘질화막 18 : 제2실리콘산화막.
[산업상의 이용분야]
본 발명은 동일의 반도체 기판상에 절연게이트·트랜지스터로 각각 형성한 아나로그소자부 및 디지탈 소자부를 구비하여 구성된 반도체 장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
주지하고 있는 바와 같이 절연게이트 반도체기술(이하, MOS 기술이라 약기한다), 특히 상보형 절연게이트 반도체(이하, CMOS라 약기한다)기술 혹은 N채널형 절연게이트·트랜지스터(NMOS 트랜지스터)기술은, 현재의 실리콘 디바이스의 주류를 이루고 있는 기술로서, 미세화의 진전에 따라 고집적화나 고속화가 추진되어 각종 기기에 많이 채용되고 이다. 그리고, 이들 진전은 주로 디지탈회로, 디지탈 IC 등의 디지탈동작을 행하는 부분에서의 것이다. 그리고, 미세화에 따라 그들 회로에서 사용되는 전원전압의 저전압화도 추진되고 있다.
또, CMOS의 특징인 저소비전력이라고 하는 점을 살려 아나로그 회로, 아나로그 IC 등의 아나로그 동작을 행하는 부분을 MOS 기술로 형성하여 제품화하는 것이 추진되고 있다.
그래서, 이하에 예컨대 동일 칩상에 CMOS 로 아나로그소자부 및 디지탈소자부를 형성한 반도체장치의 하나에 대해 도면을 참조해서 설명한다.
제4도는 단면도로서, 도면의 우측에는 아나로그소자부(1)의 N채널형 MOS 트랜지스터(2)와 P챈널형 MOS 트랜지스터(3)가 형성되어 있고, 또 좌측에는 디지탈소자부(4)의 N채널형 MOS 트랜지스터(5)와 P챈널형 MOS 트랜지스터(6)가 형성되어 있다.
도면번호 7은 실리콘기판, 8은 실리콘기판(7) 내에 설치된 N웰 확산층, 9는 실리콘기판(7)상에 각각 이간하여 설치된 필드산화막, 10은 필드산화막(9)에 따라 형성된 P-반전방지층, 11은 각 필드산화막(9)간의 실리콘기판(7)의 상부에 형성된 N+확산층, 12는 각 필드산화막(9)간의 N웰 확산층(8)의 상부에 형성된 P+화산층, 13은 각 확산층(11,12)과 실리콘기판(7)상 및 필드산화막(9)상에 형성된 붕소-인규산유리막(이하, BPSG막이라 약기한다), 14는 실리콘기판(7)상의 BPSG막(13)내에 설치되어 게이트를 형성하는 N+폴리실리콘막, 15는 A1 배선이다.
이와 같이 CMOS 기술로 아나로그소자부(1) 및 디지탈소자부(4)를 동일 칩상에 형성하는 경우에는, 칩의 주변부분에 아나로구소자부(1)를 설치하고 코어부분에 의해 조밀한 디지탈소자부(4)를 설치하게 된다.
디지탈 소자부(4)는 고속화, 고집적화를 지향하고 게이트산화막을 포함한 미세화가 급격히 진행되고 있어, 수천∼1만수천 게이트의 대규모 디지탈회로가 형성된다.
그리고, 통상 디지탈소자부(4)가 미세화된 구조를 취하고 있기 때문에, 아나로그소자부(1)를 디지탈 소자부(4)에 앞서서 형성한다. 또, CMOS 기술로 아나로그회로 혹은 아나로그 IC 등의 아나로그소자부(1)를 구성하고자 하면, 예컨대 인버터 동작을 고려할 때, 동작시킬 수 있는 특성곡선상의 직선(아나로그) 영역이 적고, 그 때문에 전원으로서 저전압전원(5V)을 채용하면 동작마진을 크게 취할 수 없게 되어 버린다. 따라서, 게이트산화막두께를 두껍게 하고, 표면농도를 낮추어 9∼10V의 고전압전원을 채용하게 된다.
더욱이 또, 아나로그소자부(1)를 형성한 후에 디지탈소자부(4)를 형성하기 때문에, 디지탈소자부(4) 형성시의 산화막에칭이나 열처리 등의 가공공정에서의 각종의 처리에 의해 전기적으로 약한 부분(A)이 발생한다. 그 때문에, 누설 전류가 증가한다거나 게이트내압이 저하하는 등에 의해 수율이나 신뢰성이 양면에서 여유가 적어지는 문제가 생긴다.
[발명의 목적]
이에 본 발명은 상기와 같은 상황을 감안해서 이루어진 것으로 동일의 반도체기판상에 절연게이트·트랜지스터로 각각 형성한 아나로그 소자부 및 디지탈소자부를 구비하여 구성되면서, 아나로그소자부의 수율이나 신뢰성을 유지하여 디지탈소자부의 성능이나 수율 혹은 신뢰성을 확보한 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 반도체장치 및 그 제조방법은 동일의 반도체기판상에 절연게이트·트랜지스터에 의한 아나로그소자부 및 디지탈소자부를 형성하여 이루어진 것에 있어서, 아나로그소자부의 게이트절연막을 적어도 실리콘질화막과 제1실리콘산화막으로 구성하고, 디지탈소자부의 게이트절연막을 제2실리콘산화막으로 구성하며, 아나로그소자부의 게이트절연막의 막두께가 디지탈소자부의 게이트절연막의 막두께보다 두꺼운 것을 특징으로 하는 것이고, 또, 제1실리콘산화막의 막두께보다 제2실리콘산화막의 막두께가 얇은 것을 특징으로 하며, 더욱이 또, 제1실리콘산화막의 막두께가 500Å 이상인 것을 특징으로 하고, 그리고 반도체기판상의 절연게이트·트랜지스터에 의한 아나로그소자부 및 디지탈소자부를 형성하는 부분에 제1실리콘산화막을 형성하고, 이 제1실리콘산화막상에 연속해서 실리콘질화막을 형성하는 공정과, 이 공정에 이어서 디지탈소자부를 형성하는 부분의 실리콘질화막을 제거하고, 남겨진 실리콘질화막을 마스크로 해서 디지탈소자부를 형성하는 부분의 제1실리콘산화막을 제거하는 공정, 각 막을 제거한 디지탈소자부를 형성하는 부분에 제2실리콘산화막을 형성하는 공정 및 실리콘질화막 및 제2실리콘산화막상에 게이트전극의 형성막을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법이며, 또 반도체기판상의 절연게이트·트랜지스터에 의한 아나로그 소자부 및 디지탈소자부를 형성하는 부분에 제1실리콘산화막을 형성하고, 이 제1실리콘산화막상에 연속해서 실리콘질화막을 형성하는 공정과, 이 공정에 이어서 디지탈소자부를 형성하는 부분의 실리콘산화막을 제거하고, 남겨진 실리콘질화막을 마스크로 해서 디지탈소자부를 형성하는 부분의 제1실리콘산화막을 제거하는 공정, 각 막을 제거한 디지탈소자부를 형성하는 부분에 제2실리콘산화막을 형성하는 공정, 실리콘질화막 및 제2실리콘산화막상에 게이트전극의 형성막을 형성하는 공정 및 적층된 게이트전극의 형성막, 실리콘질화막, 제1실리콘산화막, 제2실리콘산화막을 동일의 마스크로 에칭해서 아나로그소자부 및 디지탈소자부의 게이트전극 및 게이트절연막을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법이다.
[작용]
상기와 같이 구성된 본 발명에 따른 반도체장치 및 그 제조방법은, 아나로그소자부와 디지탈소자부의 게이트절연막 및 게이트전극을 동일의 공정으로 형성하기 때문에 제조공정이 간단하면서 용이하게 수행할 수 있으므로, 디지탈소자부의 후가공이 없어져서 아나로그소자부의 게이트부에 전기적으로 약한 부분이 발생하지 않게 되고, 막두께도 디지탈소자부의 게이트절연막보다 두꺼운 것으로 할 수 있게 된다. 그리고, 고전압의 전원의 채용을 용이하게 하여 동작마진을 크게 취할 수 있게 된다. 그 결과, 아나로그소자부의 수율이나 신뢰성을 유지하여 디지탈소자부의 성능이나 수율 혹은 신뢰성을 확보할 수 있게 된다.
[실시예]
이하, 제1도 및 제3도를 참조해서 본 발명의 실시예를 상세히 설명한다. 여기서, 종래와 동일한 부분에는 동일한 도면번호를 붙이되 설명을 생략하고, 종래와 다른 구성에 대해서만 설명한다.
제1a도 내지 제1d도는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 나타낸 공정도이다.
즉, 제1d도는, 제4도의 종래예에 대응하는 본 발명의 제1실시예의 반도체장치로서, 아나로그소자부(1)의 게이트절연막은 막두께 700Å의 제1실리콘산화막(16)과 막두께 700Å의 실리콘질화막(17)으로 구성되어 있다. 또, 디지탈소자부(4)의 게이트절연막은 막두께 450Å의 제2실리콘산화막(18)으로 구성되어 있다.
그리고, 이와 같이 구성된 반도체 장치의 제조는 다음과 같이 수행된다. 여기서, 제조공정중에서 상세하게 설명하지 않는 부분에 대해서는 공지의 수단을 이용한다.
먼저 제1a도에 있어서 저항률이 20Ωcm 인 P형 실리콘기판(7)의 표면을 산화하고, 이렇게 하여 형성된 산화막의 P채널형 MOS 트랜지스터(3.6)의 형성예정부분에 개구부를 형성한다. 그리고, 이 개구부에 1200℃에서 인을 열확산시켜 N웰 확산층(8)을 형성하고, 실리콘기판(7) 및 N웰 확산층(8)의 윗면의 산화막을 제거한다. 이어서, 일반적인 소자분리법의 일종인 예컨대 실리콘질화막을 산화마스크로 사용하는 선택 산화방법에 의해, 필드산화막(9)과, 이 필드산화막(9)의 바로 아래에서 N웰 확산층(8)의 영역 이외의 부분에 P-반전방지층(10)을 형성한다. 그 후, 필드산화막(9) 등이 형성된 실리콘기판(7)의 표면에 950℃의 HCl/O2의 분위기에서 막두께 700Å의 제1실리콘산화막(16)을 형성하고, 더욱이 그 위에 연속해서 막두께 700Å의 실리콘질화막(17)을 형성한다. 그리고, 디지탈소자부(4)를 형성하는 부분의 실리콘질화막(17)만을 선택적으로 제거한다.
다음에 제1b도에 있어서, 실리콘질화막(17)을 마스크로 해서 디지탈소자부(4)를 형성하는 부분의 제1실리콘산화막(16)을 제거한다. 이어서, 제1실리콘산화막(16)을 제거한 디지탈소자부(4)를 형성하는 부분에 950℃의 HCl/O2의 분위기에서 막두께 450Å의 제2실리콘산화막(18)을 형성하고, 아나로그소자부(1) 및 디지탈소자부(4)에 임계치전압(Vth)의 제어용으로서 각각 레지스트 블록(resist block)으로 보론의 이온주입을 행한다. 그리고, 상기 각 형성한 실리콘기판(7)의 윗면에 도우프되지 않은 다결정실리콘막을 막두께 4000Å정도 퇴적시킨 후, 950℃에서 인확산하여 N+폴리실리콘막(14)을 형성한다.
또 제1c도에 있어서, 포토레지스트를 마스크로 해서 게이트부분의 N+폴리실리콘막(14)의 패턴을 형성하고, 더욱이 반응성이 이온에칭법(이하, RIE법이라 약기한다)에 의해 실리콘질화막(17)과 제1실리콘산화막(16) 및 제2실리콘산화막(18)을 에칭한다. 그에따라, 아나로그소자부(1)와 디지탈소자부(4)의 게이트전극 및 게이트절연막을 동시에 형성한다.
그리고, 제1d도에 있어서 노출된 실리코기판(7) 윗면의 N채널형 MOS 트랜지스터(2,5)의 소오스·드레인 영역에 레지스트를 마스크로 해서 비소이온의 주입을 행하고, 그 후 900℃의 O2의 분위기에서 후산화(後酸化)를 행한다. 또 P채널형 MOS 트랜지스터(3,6)의 소오스·드레인영역에 레지스트를 마스크로 해서 보론의 이온주입을 행한다. 그 다음에 화학적 기상성장(CVD) 법에 의해 BPSG막(13)을 상기 각 형성한 실리콘기판(7)의윗면에 연속적으로 퇴적하고, 950℃에서 인게터(getter)처리를 실시한다. 그에따라, 비소 및 보론의 이온주입을 행하여 형성된 고농도이온주입층이 활성화되어 N+확산층(11) 및 P+ 확산층(12)으로 된다. 이어서, 레지스트를 마스크로 하여 RIE 법에 의해 BPGS 막(13)을 에칭하여 N+확산층(11) 및 P+확산층(12) 등의 윗면에 접촉구멍을 개구한다. 그후, 접촉구멍이나 BPSG 막(13)상 등에 그목화합물에 의한 전극 및 배선을 형성하기 위해 Al-Si(1.2%)의 스퍼터(sputter) 및 패터닝을 실시하고, 더욱이 450℃의 N2/H2의 형성가스분위기중에서 약 15분간에 걸쳐 Al신터(sinter)처리를 행하고 활성화시켜 Al 배선(15)을 형성한다.
이상의 공정을 거쳐 본 발명의 제1실시예가 구성된다. 그리고, 본 실시예에서는 아나로그소자부(1) 및 디지탈소자부(4)를 동시에 형성해 갈 수 있기 때문에 제조가 용이해진다. 더욱이 종래에는 디지탈소자부(4)의 형성시, 즉 산화막에칭이나 열처리 등의 각종의 처리시에 아나로그소자부(1)에 생기던 전기적으로 약한 부분의 발생이 없어지게 되는 바, 그 결과 누설전류가 증가한다거나 게이트내압이 저하하지 않게 되어 수율이나 신뢰성의 양면에서 여유를 크게 취할 수 있게 된다.
또, 아나로그소자부(1)의 게이트절연막을 제1실리콘산화막(16)과 실리콘질화막(17)에 의해 막두께를 두껍게 구성함으로써, 9∼10V의 고전압전원의 채용을 용이하게 하여 동작마진을 크게 취할 수 있게 된다. 또 더욱이, 디지탈소자부(4)의 형성에 있어서도 아나로그소자부(1)로의 영향을 특별히 고려할 필요가 없게 되어 고집적화 및 고속화를 수율이나 신뢰성을 저하시키지 않고 행할 수 있게 된다.
한편, 아나로그소자부(1)의 제1실리콘산화막(16)의 막두께를 700Å으로 했지만 500Å으로 해도 상기와 동일한 효과가 얻어진다. 그러나 막두께가 500Å 미만에서는, 예컨대 증폭회로를 구성하여 아나로그 동작을 행할 경우에는 충분한 성능이 얻어지지 않는다.
다음에는 본 발명의 제2실시예에 대해 설명한다.
제2도는 본 발명의 제2실시예에 따른 반도체 장치를 나타낸 단면도로, 본 실시예는 제1실시예와 비교하여 아나로그소자부(1)의 게이트절연막의 구성이 다른 바, 그 게이트절연막은 제1실리콘산화막(16)과 실리콘질화막(17) 그리고, 막두께가 얇은 제3실리콘산화막(19)으로 구성되어 있다.
그리고 그 제조는, 상기한 제1실시예의 제조공정을 나타낸 제1b도에 있어서, 실리콘질화막(17)을 마스크로 하여 디지탈소자부(4)를 형성하는 부분의 제1실리콘산화막(16)을 제거한다. 이어서, 제1실리콘산화막(16)을 제거한 부분에 막두께 450Å의 제2실리콘산화막(18)을 형성함과 동시에 실리콘질화막(17)상에 막두께가 얇은 제3실리콘산화막(19)을 형성한다. 그 후는 제1실시예와 동일한 공정을 거쳐 본 실시예를 형성한다.
본 실시예에 있어서는, 제1실시예와 동일한 효과가 얻어짐과 더불어, 제조공정에 있어서, 제2실리콘산화막(18)을 형성할 때에 디지탈소자부(4)에만 형성시키기 위한 수단을 취하지 않아 좋은 외에, 아나로그소자부(1)의 게이트절연막의 막두께를 제3실리콘산화막(19)을 보태 보다 두꺼운 막으로 할 수 있다.
이어, 본 발명의 제3실시예에 대해 셜멍한다.
제3도는 본 발명의 제3실시예에 따른 반도체 장치를 나타낸 단면도로, 본 실시예는 제1실시예와 비교하여 아나로그소자부(1)의 N채널형 MOS 트랜지스터(2) 및 P채널형 MOS 트랜지스터(3)의 소오스·드레인에 각각의 N+확산층(11) 및 P+확산층(12)에 인접하여 N-확산층(20) 및 P-확산층(21)을 설치하고 있는 점이 다르다.
본 실시예에 있어서도, 제1실시예와 동일한 효과가 얻어짐과 더불어, 실리콘기판(7)으로부터 게이트로의 호트캐리어(hot carrier)의 주입을 완화할 수 있어 보다 신뢰성이 높은 것으로 할 수 있고, 아나로그소자부(1)의 전원전압을 높게 할 수 있다.
또한, 상기 실시예에 있어서는 게이트전극의 형성시에 N+폴리실리콘을 사용했지만, 고융점금속계 화합물이나 고융점금속계 화합물과 N+폴리실리콘막을 조합시킨 것 등이어도 좋고, 그 밖에 본 발명은 상기한 구성에 한정되지 않고, 요지를 이탈하지 않는 범위내에서 적절히 변경해서 실시할 수 있다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면번호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상의 셜명으로부터 명확히 알 수 있는 바와 같이 본 발명은, 우선 아나로그소자부의 게이트절연막을 형성하는 제1실리콘산화막 및 실리콘질화막을 디지탈소자부를 포함하는 반도체기판상에 형성하고, 이어서 디지탈소자부에 대해서는 실리콘질화막을 제거하며, 더욱이 남겨진 실리콘질화막을 마스크로 하여 디지탈소자부의 제1실리콘산화막을 제거하고, 그 후 디지탈소자부에 대해 게이트절연막을 형성하는 제2실리콘산화막을 형성하는 방법을 취하며, 그리고 아나로그소자부의 게이트절연막을 적어도 실리콘질산화막과 제1실리콘산화막으로 구성하고, 디지탈소자부의 게이트절연막을 제2실리콘산화막으로 구성하며, 상기 아나로그소자부의 게이트절연막의 막두께가 상기 디지탈소자부의 게이트절연막의 막두께보다 두꺼운 것으로 하는 구성으로 함으로써, 동일의 반도체기판상에 절연게이트·트랜지스터로 각각 형성한 아나로그소자부 및 디지탈소자부를 구비하여 구성되면서, 아나로그소자부의 수율이나 신뢰성을 유지하여 디지탈소자부의 성능이나 수율 혹은 신뢰성을 확보할 수 있는 효과를 얻을 수 있다.

Claims (5)

  1. 동일의 반도체기판(7)상에 절연게이트·트랜지스터에 의한 아나로그소자부(1) 및 디지탈소자부(4)를 형성하여 이루어진 것에 있어서, 상기 아나로그소자부(1)의 게이트절연막을 적어도 실리콘질화막(17)과 제1실리콘산화막(16)으로 구성하고, 상기 디지탈소자부(4)의 게이트절연막을 제2실리콘산화막(18)으로 구성하며, 상기 아나로그 소자부(1)의 게이트절연막의 막두께가 상기 디지탈소자부(4)의 게이트절연막의 막두께보다 두꺼운 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1실리콘산화막(16)의 막두께보다 제2실리콘산화막(18)의 막두께가 얇은 것을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1실리콘산화막(16)의 막두께가 500Å 이상인 것을 특징으로 하는 반도체장치.
  4. 반도체기판(7)상의 절연게이트·트랜지스터에 의한 아나로그소자부(1) 및 디지탈소자부(4)를 형성하는 부분에 제1실리콘산화막(16)을 형성하고, 이 제1실리콘산화막(16)상에 연속해서 실리콘질화막(17)을 형성하는 공정과, 이 공정에 이어서 상기 디지탈소자부(4)를 형성하는 부분의 상기 실리콘질화막(17)을 제거하고, 남겨진 실리콘질화막을 마스크로 해서 상기 디지탈소자부(4)를 형성하는 부분의 제1실리콘산화막(16)을 제거하는 공정, 상기 각 막을 제거한 상기 디지탈소자부(4)를 형성하는 부분에 제2실리콘산화막(18)을 형성하는 공정 및 상기 실리콘질화막(17) 및 제2실리콘산화막(18)상에 게이트전극의 형성막(14)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  5. 반도체기판(7)상의 절연게이트·트랜지스터에 의한 아나로그소자부(1) 및 디지탈소자부(4)를 형성하는 부분에 제1실리콘산화막(16)을 형성하고, 이 제1실리콘산화막상(16)에연속해서 실리콘질화막(17)을 형성하는 공정과, 이 공정에 이어서 상기 디지탈 소자부(4)를 형성하는 부분의 상기 실리콘질화막(17)을 제거하고, 남겨진 실리콘질화막을 마스크로 해서 상기 디지탈소자부(4)를 형성하는 부분의 제1실리콘산화막(16)을 제거하는 공정, 상기 각 막을 제거한 상기 디지탈소자부(4)를 형성하는 부분에 제2실리콘산화막(18)을 형성하는 공정, 상기 실리콘질화막(17) 및 제2실리콘산화막(18)상에 게이트전극의 형성막(14)을 형성하는 공정 및 적층된 상기 게이트전극의 형성막(14), 실리콘질화막(17), 제1실리콘산화막(16), 제2실리콘산화막(18)을 동일의마스크로 에칭해서 상기 아나로그소자부(1) 및 디지탈소자부(4)의 게이트전극 및 게이트절연막을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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