JP3290827B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えばＭＯＳ型半導
体装置に係わり、特に、同一基板上に２種類以上の厚み
のゲート酸化膜を有する半導体装置に関する。
体装置に係わり、特に、同一基板上に２種類以上の厚み
のゲート酸化膜を有する半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体装置は、高密度、高信頼
性、高性能化が可能であるため、多くの需要を得てい
る。この種のＭＯＳ型半導体装置には、複数の電源を使
用するものがある。例えば不揮発性メモリは、データの
書き込み、消去時に通常の読出しとは異なり、１２Ｖ程
度の高い電圧を使用する。このため、データの書き込
み、消去に係わる回路を構成する素子は、高電圧に耐え
得る高耐圧素子である必要である。また、通常のデータ
の読み出しは、５Ｖ程度の電圧を使用する。このため、
この読出し回路を構成する素子は高耐圧である必要はな
く、低耐圧素子でよい。このように、不揮発性メモリは
１つの半導体装置に高耐圧素子と低耐圧素子が混在する
こととなる。
性、高性能化が可能であるため、多くの需要を得てい
る。この種のＭＯＳ型半導体装置には、複数の電源を使
用するものがある。例えば不揮発性メモリは、データの
書き込み、消去時に通常の読出しとは異なり、１２Ｖ程
度の高い電圧を使用する。このため、データの書き込
み、消去に係わる回路を構成する素子は、高電圧に耐え
得る高耐圧素子である必要である。また、通常のデータ
の読み出しは、５Ｖ程度の電圧を使用する。このため、
この読出し回路を構成する素子は高耐圧である必要はな
く、低耐圧素子でよい。このように、不揮発性メモリは
１つの半導体装置に高耐圧素子と低耐圧素子が混在する
こととなる。
【０００３】上記高耐圧素子が存在することにより、ゲ
ート酸化膜の膜厚が厚くなる傾向にある。これはゲート
酸化膜を厚く設定することにより、ゲート酸化膜に印加
される電界を緩和し、信頼性を確保できるためである。
しかし、ゲート酸化膜を厚膜化した場合、素子の駆動能
力を低下させることとなる。つまり、高耐圧化が必要と
されない低耐圧素子の駆動能力をも低下させることとな
り、半導体装置に期待されている高密度、高性能の要求
を阻害する要因となっている。そこで、この影響が同一
基板内に形成される低耐圧素子へ及ばないよう、従来か
ら高い電圧が直接供給される高耐圧素子にのみ厚いゲー
ト酸化膜を使用し、低い電圧が供給される低耐圧素子の
ゲート酸化膜は薄くするのが一般的である。このため、
１つの半導体装置内に２種類のゲート酸化膜を有する素
子が使用されている。
ート酸化膜の膜厚が厚くなる傾向にある。これはゲート
酸化膜を厚く設定することにより、ゲート酸化膜に印加
される電界を緩和し、信頼性を確保できるためである。
しかし、ゲート酸化膜を厚膜化した場合、素子の駆動能
力を低下させることとなる。つまり、高耐圧化が必要と
されない低耐圧素子の駆動能力をも低下させることとな
り、半導体装置に期待されている高密度、高性能の要求
を阻害する要因となっている。そこで、この影響が同一
基板内に形成される低耐圧素子へ及ばないよう、従来か
ら高い電圧が直接供給される高耐圧素子にのみ厚いゲー
ト酸化膜を使用し、低い電圧が供給される低耐圧素子の
ゲート酸化膜は薄くするのが一般的である。このため、
１つの半導体装置内に２種類のゲート酸化膜を有する素
子が使用されている。
【０００４】図５乃至図８は、２種類のゲート酸化膜を
有するＮ型トランジスタを形成する製造工程を示してい
る。先、図５（ａ）に示すように、Ｐ型半導体基板３１
の表面領域には、周知のＬＯＣＯＳ（選択酸化）法によ
り、素子分離用酸化膜（以下、素子分離領域と称す）３
２が形成される。この後、半導体基板３１の表面に犠牲
（ダミー）酸化膜３３ａ、３３ｂが形成される。
有するＮ型トランジスタを形成する製造工程を示してい
る。先、図５（ａ）に示すように、Ｐ型半導体基板３１
の表面領域には、周知のＬＯＣＯＳ（選択酸化）法によ
り、素子分離用酸化膜（以下、素子分離領域と称す）３
２が形成される。この後、半導体基板３１の表面に犠牲
（ダミー）酸化膜３３ａ、３３ｂが形成される。
【０００５】次に、図５（ｂ）に示すように、犠牲酸化
膜３３ａ及び素子分離領域３２の上にレジストパターン
３４を形成し、これをマスクとして高電圧、例えば１２
Ｖが印加される素子を形成する予定の第１の領域ＨＶに
閾値電圧を制御するためのＰ型不純物としてのボロンを
ドープする。
膜３３ａ及び素子分離領域３２の上にレジストパターン
３４を形成し、これをマスクとして高電圧、例えば１２
Ｖが印加される素子を形成する予定の第１の領域ＨＶに
閾値電圧を制御するためのＰ型不純物としてのボロンを
ドープする。
【０００６】次に、レジストパターン３４を除去した
後、犠牲酸化膜３３ｂ及び素子分離領域３２の上にレジ
ストパターン３５を形成し、これをマスクとして低電圧
が印加される素子を形成する予定の第２の領域ＬＶに、
前記第１の領域ＨＶと異なる量のＰ型不純物をドープす
る。これは第１の領域ＨＶに形成する予定のゲート酸化
膜の膜厚と、第２の領域ＬＶに形成する予定のゲート酸
化膜の膜厚とが異なることによるものであり、ゲート酸
化膜の膜厚が及ぼす閾値電圧への影響から、それぞれ異
なる量のＰ型不純物が必要となる。
後、犠牲酸化膜３３ｂ及び素子分離領域３２の上にレジ
ストパターン３５を形成し、これをマスクとして低電圧
が印加される素子を形成する予定の第２の領域ＬＶに、
前記第１の領域ＨＶと異なる量のＰ型不純物をドープす
る。これは第１の領域ＨＶに形成する予定のゲート酸化
膜の膜厚と、第２の領域ＬＶに形成する予定のゲート酸
化膜の膜厚とが異なることによるものであり、ゲート酸
化膜の膜厚が及ぼす閾値電圧への影響から、それぞれ異
なる量のＰ型不純物が必要となる。
【０００７】次に、図６（ａ）に示すように、前記レジ
ストパターン３５を除去した後、第２の領域ＬＶに対応
してレジストパターン３６を形成し、これをマスクとし
て図６（ｂ）に示すように、第１の領域ＨＶの犠牲酸化
膜３３ｂをエッチングにより除去する。さらに、レジス
トパターン３６を除去した後、図６（ｃ）に示すよう
に、第１の領域ＨＶに位置する半導体基板３１上に厚い
ゲート酸化膜３７を形成する。
ストパターン３５を除去した後、第２の領域ＬＶに対応
してレジストパターン３６を形成し、これをマスクとし
て図６（ｂ）に示すように、第１の領域ＨＶの犠牲酸化
膜３３ｂをエッチングにより除去する。さらに、レジス
トパターン３６を除去した後、図６（ｃ）に示すよう
に、第１の領域ＨＶに位置する半導体基板３１上に厚い
ゲート酸化膜３７を形成する。
【０００８】次に、図７（ａ）に示すように、第１の領
域ＨＶにレジストパターン３８を形成し、これをマスク
として図７（ｂ）に示すように、第２の領域ＬＶの犠牲
酸化膜３３ａをエッチングにより除去する。さらに、レ
ジストパターン３８を除去した後、図７（ｃ）に示すよ
うに、第２の領域ＬＶに位置する半導体基板３１上に薄
いゲート酸化膜３９を形成する。
域ＨＶにレジストパターン３８を形成し、これをマスク
として図７（ｂ）に示すように、第２の領域ＬＶの犠牲
酸化膜３３ａをエッチングにより除去する。さらに、レ
ジストパターン３８を除去した後、図７（ｃ）に示すよ
うに、第２の領域ＬＶに位置する半導体基板３１上に薄
いゲート酸化膜３９を形成する。
【０００９】上記のように、厚さの異なるゲート酸化膜
３７、３９を形成した後、周知のＭＯＳトランジスタの
製造技術により、第１の領域ＨＶ内に高耐圧の素子が形
成され、第２の領域ＬＶ内に低耐圧の素子が形成され
る。
３７、３９を形成した後、周知のＭＯＳトランジスタの
製造技術により、第１の領域ＨＶ内に高耐圧の素子が形
成され、第２の領域ＬＶ内に低耐圧の素子が形成され
る。
【００１０】
【発明が解決しようとする課題】上記のようにして、厚
さの異なるゲート酸化膜３７、３９を形成する際、犠牲
酸化膜３３ｂ、３３ａをエッチングし除去するための２
つのレジストパターン３６、３８の端部は、素子分離領
域３２上の中央部で一致するように形成される。しか
し、素子分離領域３２の上において、レジストパターン
３６を形成するためのマスクの位置と、レジストパター
ン３８を形成するためのマスクの位置とがずれることが
ある。このマスク合わせのずれにより、例えば図８
（ａ）に示すように、素子分離領域３２の上に凹部４０
が形成された場合、後の工程において、この凹部４０内
に入り込んだレジスト材料やゲート電極の材料がダスト
の発生源となり、歩留まりの低下を招くとともに信頼性
へ悪影響を及ぼすものであった。
さの異なるゲート酸化膜３７、３９を形成する際、犠牲
酸化膜３３ｂ、３３ａをエッチングし除去するための２
つのレジストパターン３６、３８の端部は、素子分離領
域３２上の中央部で一致するように形成される。しか
し、素子分離領域３２の上において、レジストパターン
３６を形成するためのマスクの位置と、レジストパター
ン３８を形成するためのマスクの位置とがずれることが
ある。このマスク合わせのずれにより、例えば図８
（ａ）に示すように、素子分離領域３２の上に凹部４０
が形成された場合、後の工程において、この凹部４０内
に入り込んだレジスト材料やゲート電極の材料がダスト
の発生源となり、歩留まりの低下を招くとともに信頼性
へ悪影響を及ぼすものであった。
【００１１】また、マスク合わせのずれにより、例えば
図８（ｂ）に示すように、素子分離領域３２の上に突部
４１が形成された場合、この突部４１もダストの発生源
となる。このため、このような凹部４０または突部４１
が発生した場合、現在は写真食刻工程を伴うエッチング
処理により除去しているが、これは工程数の増加をもた
らしている。
図８（ｂ）に示すように、素子分離領域３２の上に突部
４１が形成された場合、この突部４１もダストの発生源
となる。このため、このような凹部４０または突部４１
が発生した場合、現在は写真食刻工程を伴うエッチング
処理により除去しているが、これは工程数の増加をもた
らしている。
【００１２】さらに、上記のようにレジストパターン３
６、３８を形成した場合、犠牲酸化膜３３ａ、３３ｂを
エッチングする両工程で、素子分離領域３２の全面がエ
ッチングされる。このため、素子分離領域３２が薄くな
り、素子分離領域３２をゲート絶縁膜とみなす寄生フィ
ールドトランジスタの反転耐圧が低下し、素子分離効果
が低くなる。したがって、素子分離を確実とするために
は、素子分離領域の幅を広くする必要が生じ、半導体装
置の微細化を阻害する要因となっている。
６、３８を形成した場合、犠牲酸化膜３３ａ、３３ｂを
エッチングする両工程で、素子分離領域３２の全面がエ
ッチングされる。このため、素子分離領域３２が薄くな
り、素子分離領域３２をゲート絶縁膜とみなす寄生フィ
ールドトランジスタの反転耐圧が低下し、素子分離効果
が低くなる。したがって、素子分離を確実とするために
は、素子分離領域の幅を広くする必要が生じ、半導体装
置の微細化を阻害する要因となっている。
【００１３】この発明は、上記課題を解決するものであ
り、その目的とするところは、製造工程及び製造コスト
の増大を抑えてダストの発生を防止することができ、信
頼性を向上し得るとともに、微細化が可能な半導体装置
とその製造方法を提供しようとするものである。
り、その目的とするところは、製造工程及び製造コスト
の増大を抑えてダストの発生を防止することができ、信
頼性を向上し得るとともに、微細化が可能な半導体装置
とその製造方法を提供しようとするものである。
【００１４】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板上に形成された素子分離領域と、この素
子分離領域によって分離された半導体基板上の第１の領
域に形成され、第１のゲート酸化膜を有する第１のＭＯ
Ｓトランジスタと、前記素子分離領域によって分離され
た半導体基板上の第２の領域に形成され、前記第１のゲ
ート酸化膜と厚さの異なる第２のゲート酸化膜を有する
第２のＭＯＳトランジスタと、前記素子分離領域はその
表面に突部を有し、この突部の長さをＸ、前記素子分離
領域と前記第１、第２の領域との境界部から前記突部ま
での距離をそれぞれＬ１、Ｌ２とした場合、これらはＸ
≧Ｌ１、Ｘ≧Ｌ２の関係を有している。
は、半導体基板上に形成された素子分離領域と、この素
子分離領域によって分離された半導体基板上の第１の領
域に形成され、第１のゲート酸化膜を有する第１のＭＯ
Ｓトランジスタと、前記素子分離領域によって分離され
た半導体基板上の第２の領域に形成され、前記第１のゲ
ート酸化膜と厚さの異なる第２のゲート酸化膜を有する
第２のＭＯＳトランジスタと、前記素子分離領域はその
表面に突部を有し、この突部の長さをＸ、前記素子分離
領域と前記第１、第２の領域との境界部から前記突部ま
での距離をそれぞれＬ１、Ｌ２とした場合、これらはＸ
≧Ｌ１、Ｘ≧Ｌ２の関係を有している。
【００１５】この発明の半導体装置の製造方法は、半導
体基板上に素子分離領域を形成し、この素子分離領域に
よって分離された半導体基板上の第１、第２の領域に犠
牲酸化膜を形成する工程と、前記第２の領域、及び前記
素子分離領域の半分以上の領域を第１のレジストパター
ンによって覆い、前記第１の領域の犠牲酸化膜を除去す
る工程と、前記第１の領域に第１のゲート酸化膜を形成
する工程と、前記第１の領域、及び前記素子分離領域の
半分以上の領域を第２のレジストパターンによって覆
い、前記第２の領域の犠牲酸化膜を除去する工程と、前
記第２の領域に第１のゲート酸化膜と厚みの異なる第２
のゲート酸化膜を形成する工程とを具備し、前記素子分
離領域は前記第１のレジストパターン及び第２のレジス
トパターンがオーバーラップする領域を有し、前記オー
バーラップする領域の長さをＸ、前記素子分離領域と前
記第１、第２の領域に形成された各犠牲酸化膜との境界
部から前記オーバーラップする領域までの距離をそれぞ
れＬ１、Ｌ２とした場合、これらはＸ≧Ｌ１、Ｘ≧Ｌ２
の関係を有することを特徴とする。さらに、この発明の
半導体装置の製造方法は、半導体基板上に素子分離領域
を形成し、この素子分離領域によって分離された半導体
基板上の第１、第２の領域に犠牲酸化膜を形成する工程
と、前記第２の領域上、及び前記素子分離領域と前記第
１の領域に形成された犠牲酸化膜との境界から距離Ｌ１
までの素子分離領域上を第１のレジストパターンによっ
て覆い、前記第１の領域の犠牲酸化膜を除去する工程
と、前記第１の領域に第１のゲート酸化膜を形成する工
程と、前記第１の領域上、及び前記素子分離領域と前記
第２の領域に形成された犠牲酸化膜との境界から距離Ｌ
２までの素子分離領域上を第２のレジストパターンによ
って覆い、前記第２の領域の犠牲酸化膜を除去する工程
と、前記第２の領域に第１のゲート酸化膜と厚みの異な
る第２のゲート酸化膜を形成する工程とを具備し、前記
素子分離領域上には長さＸを有する突部が形成され、こ
の長さＸと前記距離Ｌ１、Ｌ２との関係は、Ｘ≧Ｌ１、
Ｘ≧Ｌ２であることを特徴とする。
体基板上に素子分離領域を形成し、この素子分離領域に
よって分離された半導体基板上の第１、第２の領域に犠
牲酸化膜を形成する工程と、前記第２の領域、及び前記
素子分離領域の半分以上の領域を第１のレジストパター
ンによって覆い、前記第１の領域の犠牲酸化膜を除去す
る工程と、前記第１の領域に第１のゲート酸化膜を形成
する工程と、前記第１の領域、及び前記素子分離領域の
半分以上の領域を第２のレジストパターンによって覆
い、前記第２の領域の犠牲酸化膜を除去する工程と、前
記第２の領域に第１のゲート酸化膜と厚みの異なる第２
のゲート酸化膜を形成する工程とを具備し、前記素子分
離領域は前記第１のレジストパターン及び第２のレジス
トパターンがオーバーラップする領域を有し、前記オー
バーラップする領域の長さをＸ、前記素子分離領域と前
記第１、第２の領域に形成された各犠牲酸化膜との境界
部から前記オーバーラップする領域までの距離をそれぞ
れＬ１、Ｌ２とした場合、これらはＸ≧Ｌ１、Ｘ≧Ｌ２
の関係を有することを特徴とする。さらに、この発明の
半導体装置の製造方法は、半導体基板上に素子分離領域
を形成し、この素子分離領域によって分離された半導体
基板上の第１、第２の領域に犠牲酸化膜を形成する工程
と、前記第２の領域上、及び前記素子分離領域と前記第
１の領域に形成された犠牲酸化膜との境界から距離Ｌ１
までの素子分離領域上を第１のレジストパターンによっ
て覆い、前記第１の領域の犠牲酸化膜を除去する工程
と、前記第１の領域に第１のゲート酸化膜を形成する工
程と、前記第１の領域上、及び前記素子分離領域と前記
第２の領域に形成された犠牲酸化膜との境界から距離Ｌ
２までの素子分離領域上を第２のレジストパターンによ
って覆い、前記第２の領域の犠牲酸化膜を除去する工程
と、前記第２の領域に第１のゲート酸化膜と厚みの異な
る第２のゲート酸化膜を形成する工程とを具備し、前記
素子分離領域上には長さＸを有する突部が形成され、こ
の長さＸと前記距離Ｌ１、Ｌ２との関係は、Ｘ≧Ｌ１、
Ｘ≧Ｌ２であることを特徴とする。
【００１６】
【作用】すなわち、この発明において、素子分離領域
は、その表面に第１のレジストパターンと第２のレジス
トパターンとがオーバーラップする領域を有している。
したがって、このオーバーラップ領域は犠牲酸化膜を除
去する際にエッチングされないため、素子分離領域は十
分な厚みを保持することができる。しかも、オーバーラ
ップ領域を設けることにより、マスクずれが発生した場
合においても、素子分離領域上に微細な凹部や突部から
なるダストの発生源の形成を防止できる。したがって、
ダストの発生源を除去する工程が不要であるため、製造
工程を削減でき、製造コストを低廉化できる。
は、その表面に第１のレジストパターンと第２のレジス
トパターンとがオーバーラップする領域を有している。
したがって、このオーバーラップ領域は犠牲酸化膜を除
去する際にエッチングされないため、素子分離領域は十
分な厚みを保持することができる。しかも、オーバーラ
ップ領域を設けることにより、マスクずれが発生した場
合においても、素子分離領域上に微細な凹部や突部から
なるダストの発生源の形成を防止できる。したがって、
ダストの発生源を除去する工程が不要であるため、製造
工程を削減でき、製造コストを低廉化できる。
【００１７】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１乃至図４はこの発明の一実施例を示
すものである。図１（ａ）において、Ｐ型半導体基板１
１の表面領域には、周知のＬＯＣＯＳ（選択酸化）法に
より、厚さ例えば６００ｎｍの素子分離領域１２が形成
される。この後、半導体基板１１の表面に厚さ例えば１
２ｎｍの犠牲酸化膜１３ａ、１３ｂが形成される。
して説明する。図１乃至図４はこの発明の一実施例を示
すものである。図１（ａ）において、Ｐ型半導体基板１
１の表面領域には、周知のＬＯＣＯＳ（選択酸化）法に
より、厚さ例えば６００ｎｍの素子分離領域１２が形成
される。この後、半導体基板１１の表面に厚さ例えば１
２ｎｍの犠牲酸化膜１３ａ、１３ｂが形成される。
【００１８】次に、図１（ｂ）に示すように、犠牲酸化
膜１３ａ及び素子分離領域１２の上にレジストパターン
１４を形成し、これをマスクとして高電位、例えば１２
Ｖが印加される素子を形成する予定の第１の領域ＨＶ
に、Ｐ型不純物としてのボロンを加速電圧６０ｋｅＶ、
ドーズ量１×１０12／ｃｍ3 でイオン注入する。
膜１３ａ及び素子分離領域１２の上にレジストパターン
１４を形成し、これをマスクとして高電位、例えば１２
Ｖが印加される素子を形成する予定の第１の領域ＨＶ
に、Ｐ型不純物としてのボロンを加速電圧６０ｋｅＶ、
ドーズ量１×１０12／ｃｍ3 でイオン注入する。
【００１９】次に、レジストパターン１４を除去した
後、犠牲酸化膜１３ｂ及び素子分離領域１２の上にレジ
ストパターン１５を形成し、これをマスクとして低電位
が印加される素子を形成する予定の第２の領域ＬＶに、
前記第１の領域ＨＶより多くのＰ型不純物としてのボロ
ンを加速電圧６０ｋｅＶ、ドーズ量４×１０12／ｃｍ3
でイオン注入する。
後、犠牲酸化膜１３ｂ及び素子分離領域１２の上にレジ
ストパターン１５を形成し、これをマスクとして低電位
が印加される素子を形成する予定の第２の領域ＬＶに、
前記第１の領域ＨＶより多くのＰ型不純物としてのボロ
ンを加速電圧６０ｋｅＶ、ドーズ量４×１０12／ｃｍ3
でイオン注入する。
【００２０】次に、図２（ａ）に示すように、前記レジ
ストパターン１５を除去した後、第２の領域ＬＶに対応
してレジストパターン１６を形成する。このレジストパ
ターン１６の端部は、例えば素子分離領域１２と犠牲酸
化膜１３ｂとの実効的な境界から距離Ｌ１の位置とされ
ている。このレジストパターン１６をマスクとして図２
（ｂ）に示すように、第１の領域ＨＶの犠牲酸化膜１３
ｂをエッチングにより除去する。さらに、レジストパタ
ーン１６を除去した後、図２（ｃ）に示すように、第１
の領域ＨＶの位置する半導体基板１１上に熱酸化によ
り、厚さ４０ｎｍのゲート酸化膜１７を形成する。この
後、半導体基板１１の全面に周知のＬＰＣＶＤ（減圧気
相成長）法により、厚さ１００ｎｍのポリシリコン層１
８を堆積する。
ストパターン１５を除去した後、第２の領域ＬＶに対応
してレジストパターン１６を形成する。このレジストパ
ターン１６の端部は、例えば素子分離領域１２と犠牲酸
化膜１３ｂとの実効的な境界から距離Ｌ１の位置とされ
ている。このレジストパターン１６をマスクとして図２
（ｂ）に示すように、第１の領域ＨＶの犠牲酸化膜１３
ｂをエッチングにより除去する。さらに、レジストパタ
ーン１６を除去した後、図２（ｃ）に示すように、第１
の領域ＨＶの位置する半導体基板１１上に熱酸化によ
り、厚さ４０ｎｍのゲート酸化膜１７を形成する。この
後、半導体基板１１の全面に周知のＬＰＣＶＤ（減圧気
相成長）法により、厚さ１００ｎｍのポリシリコン層１
８を堆積する。
【００２１】次に、図３（ａ）に示すように、前記素子
分離領域１２上で前記レジストパターン１６が覆ってい
た領域とオーバーラップする部分を有するレジストパタ
ーン１９を形成する。すなわち、このレジストパターン
１９の端部は、例えば素子分離領域１２と犠牲酸化膜１
３ａとの実効的な境界から距離Ｌ２の位置とされてい
る。このレジストパターン１９をマスクとして、図３
（ｂ）に示すように、第２の領域ＬＶ側のポリシリコン
層１８、犠牲酸化膜１３ａをエッチングにより除去す
る。この後、第２の領域ＬＶに位置する半導体基板１１
上に、図３（ｃ）に示すように、熱処理によってゲート
酸化膜２０を形成する。このとき、ポリシリコン層１８
の上にも同様にシリコン酸化膜が形成される。前記ゲー
ト酸化膜２０の厚さは１０ｎｍであり、前記ゲート酸化
膜１７より薄い。次いで、半導体基板１１の全面にＬＰ
ＣＶＤ法により、厚さ１００ｎｍのポリシリコン層２１
を堆積する。
分離領域１２上で前記レジストパターン１６が覆ってい
た領域とオーバーラップする部分を有するレジストパタ
ーン１９を形成する。すなわち、このレジストパターン
１９の端部は、例えば素子分離領域１２と犠牲酸化膜１
３ａとの実効的な境界から距離Ｌ２の位置とされてい
る。このレジストパターン１９をマスクとして、図３
（ｂ）に示すように、第２の領域ＬＶ側のポリシリコン
層１８、犠牲酸化膜１３ａをエッチングにより除去す
る。この後、第２の領域ＬＶに位置する半導体基板１１
上に、図３（ｃ）に示すように、熱処理によってゲート
酸化膜２０を形成する。このとき、ポリシリコン層１８
の上にも同様にシリコン酸化膜が形成される。前記ゲー
ト酸化膜２０の厚さは１０ｎｍであり、前記ゲート酸化
膜１７より薄い。次いで、半導体基板１１の全面にＬＰ
ＣＶＤ法により、厚さ１００ｎｍのポリシリコン層２１
を堆積する。
【００２２】次に、図４（ａ）に示すように、ポリシリ
コン層１８の上に設けられたポリシリコン層２１の端部
から、前記第２の領域ＬＶに位置するポリシリコン層２
１の上にレジストパターン２２を形成する。これをマス
クとして、図４（ｂ）に示すように、ポリシリコン層１
８の上に設けられたポリシリコン層２１及びシリコン酸
化膜をエッチングにより除去し、第２の領域ＬＶに位置
するポリシリコン層２１の厚みと第１の領域ＨＶに位置
するポリシリコン層１８の厚みを等しくする。次いで、
リンを含むガス中で８００℃、２０分間熱処理を行い、
Ｎ型不純物であるリンを含むポリシリコン層１８及びポ
リシリコン層２１を形成する。
コン層１８の上に設けられたポリシリコン層２１の端部
から、前記第２の領域ＬＶに位置するポリシリコン層２
１の上にレジストパターン２２を形成する。これをマス
クとして、図４（ｂ）に示すように、ポリシリコン層１
８の上に設けられたポリシリコン層２１及びシリコン酸
化膜をエッチングにより除去し、第２の領域ＬＶに位置
するポリシリコン層２１の厚みと第１の領域ＨＶに位置
するポリシリコン層１８の厚みを等しくする。次いで、
リンを含むガス中で８００℃、２０分間熱処理を行い、
Ｎ型不純物であるリンを含むポリシリコン層１８及びポ
リシリコン層２１を形成する。
【００２３】次に、図４（ｃ）に示すように、第２、第
１の領域ＬＶ、ＨＶの所定の領域にレジストパターン２
３ａ、２３ｂを形成し、これをマスクとして、ポリシリ
コン層２１及びポリシリコン層１８をエッチングして除
去し、ゲート電極２４、２５を形成する。この後、イオ
ン注入、アニール処理を経て、ゲート電極２４、２５の
各両側に位置する半導体基板１１の内部に図示せぬソー
ス、ドレイン領域を形成する。次いで、周知の技術によ
り、Ａｌ配線、パッシベーション膜等を形成する工程を
経て、厚いゲート酸化膜を有する高耐圧のＭＯＳトラン
ジスタ、及び薄いゲート酸化膜を有する低耐圧のＭＯＳ
トランジスタを含む不揮発性メモリが完成する。
１の領域ＬＶ、ＨＶの所定の領域にレジストパターン２
３ａ、２３ｂを形成し、これをマスクとして、ポリシリ
コン層２１及びポリシリコン層１８をエッチングして除
去し、ゲート電極２４、２５を形成する。この後、イオ
ン注入、アニール処理を経て、ゲート電極２４、２５の
各両側に位置する半導体基板１１の内部に図示せぬソー
ス、ドレイン領域を形成する。次いで、周知の技術によ
り、Ａｌ配線、パッシベーション膜等を形成する工程を
経て、厚いゲート酸化膜を有する高耐圧のＭＯＳトラン
ジスタ、及び薄いゲート酸化膜を有する低耐圧のＭＯＳ
トランジスタを含む不揮発性メモリが完成する。
【００２４】図４（ｃ）に示すように、前記レジストパ
ターン１６、１９を用いたエッチング処理において、素
子分離領域１２の表面に形成された突部１２ａの長さ
（レジストパターン１６とレジストパターン１９とがオ
ーバーラップする領域の長さ）をＸとした場合、素子分
離領域１２と第１、第２の領域ＨＶ、ＬＶとの実効的な
境界部から突部１２ａまでの各距離Ｌ１、Ｌ２との関係
は、Ｘ≧Ｌ１、Ｘ≧Ｌ２となる。このような関係とする
ことにより、素子分離領域１２の実効的な厚みを十分確
保できる。
ターン１６、１９を用いたエッチング処理において、素
子分離領域１２の表面に形成された突部１２ａの長さ
（レジストパターン１６とレジストパターン１９とがオ
ーバーラップする領域の長さ）をＸとした場合、素子分
離領域１２と第１、第２の領域ＨＶ、ＬＶとの実効的な
境界部から突部１２ａまでの各距離Ｌ１、Ｌ２との関係
は、Ｘ≧Ｌ１、Ｘ≧Ｌ２となる。このような関係とする
ことにより、素子分離領域１２の実効的な厚みを十分確
保できる。
【００２５】上記実施例によれば、２種類のゲート酸化
膜を形成する際、レジストパターン１６、１９を素子分
離領域１２の上部でオーバーラップさせ、素子分離領域
１２の全面をエッチングしていない。特に、素子分離領
域１２の中央部をエッチングから保護している。したが
って、素子分離領域１２の表面に微細な凹部や突部が形
成されることを防止でき、ダストの発生源が形成される
ことを防止できる。このため、従来のように、凹部や突
部を除去する工程を必要としないため、製造工程を削減
できるとともに、製造コストを低廉化できる。
膜を形成する際、レジストパターン１６、１９を素子分
離領域１２の上部でオーバーラップさせ、素子分離領域
１２の全面をエッチングしていない。特に、素子分離領
域１２の中央部をエッチングから保護している。したが
って、素子分離領域１２の表面に微細な凹部や突部が形
成されることを防止でき、ダストの発生源が形成される
ことを防止できる。このため、従来のように、凹部や突
部を除去する工程を必要としないため、製造工程を削減
できるとともに、製造コストを低廉化できる。
【００２６】しかも、素子分離領域１２の端部のみが僅
かにエッチングされるだけであり、素子分離領域１２の
実効的な厚みを十分確保できる。このため、素子分離領
域１２の幅を広くする必要がなく、半導体装置の微細化
を図ることができる。
かにエッチングされるだけであり、素子分離領域１２の
実効的な厚みを十分確保できる。このため、素子分離領
域１２の幅を広くする必要がなく、半導体装置の微細化
を図ることができる。
【００２７】さらに、最終的に形成されるゲート酸化膜
１７、２０の上にはポリシリコン層が設けられ、このポ
リシリコン層の上にレジスト材が塗布される。したがっ
て、ゲート酸化膜１７、２０は直接レジスト材に接触し
ないため、重金属によるゲート酸化膜１７、２０の汚染
を防止でき、信頼性の高いゲート酸化膜を形成できる。
１７、２０の上にはポリシリコン層が設けられ、このポ
リシリコン層の上にレジスト材が塗布される。したがっ
て、ゲート酸化膜１７、２０は直接レジスト材に接触し
ないため、重金属によるゲート酸化膜１７、２０の汚染
を防止でき、信頼性の高いゲート酸化膜を形成できる。
【００２８】なお、素子分離領域１２と第１、第２の領
域ＨＶ、ＬＶとの実効的な境界の位置は、素子分離領域
の厚みや半導体基板に注入された不純物の濃度等に応じ
て、適宜設定すればよい。その他、この発明は上記実施
例に限定されるものではなく、発明の要旨を変えない範
囲において、種々変形実施可能なことは勿論である。
域ＨＶ、ＬＶとの実効的な境界の位置は、素子分離領域
の厚みや半導体基板に注入された不純物の濃度等に応じ
て、適宜設定すればよい。その他、この発明は上記実施
例に限定されるものではなく、発明の要旨を変えない範
囲において、種々変形実施可能なことは勿論である。
【００２９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造工程及び製造コストの増大を抑えてダストの発
生を防止することができるとともに、微細化が可能であ
り、しかも、最終的に形成されるゲート酸化膜に直接レ
ジスト材が接触しないため、重金属によるゲート酸化膜
の汚染を防止でき、信頼性を向上し得る半導体装置とそ
の製造方法を提供できる。
ば、製造工程及び製造コストの増大を抑えてダストの発
生を防止することができるとともに、微細化が可能であ
り、しかも、最終的に形成されるゲート酸化膜に直接レ
ジスト材が接触しないため、重金属によるゲート酸化膜
の汚染を防止でき、信頼性を向上し得る半導体装置とそ
の製造方法を提供できる。
【図１】この発明の一実施例を示すものであり、半導体
装置の製造方法を示す断面図。
装置の製造方法を示す断面図。
【図２】図１に続く製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】従来の半導体装置の製造方法を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】ダストの発生源を説明するために示す断面図。
１１…半導体基板、１２…素子分離領域、１２ａ…突
部、１３ａ、１３ｂ…犠牲酸化膜、ＨＶ…第１の領域、
ＬＶ…第２の領域、１６、１９…レジストパターン、１
７、２０…ゲート酸化膜、２４、２５…ゲート電極。
部、１３ａ、１３ｂ…犠牲酸化膜、ＨＶ…第１の領域、
ＬＶ…第２の領域、１６、１９…レジストパターン、１
７、２０…ゲート酸化膜、２４、２５…ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−271659（ＪＰ，Ａ) 特開 平４−208570（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/316 H01L 29/78
Claims (3)
- 【請求項１】 半導体基板上に形成された素子分離領域
と、 この素子分離領域によって分離された半導体基板上の第
１の領域に形成され、第１のゲート酸化膜を有する第１
のＭＯＳトランジスタと、 前記素子分離領域によって分離された半導体基板上の第
２の領域に形成され、前記第１のゲート酸化膜と厚さの
異なる第２のゲート酸化膜を有する第２のＭＯＳトラン
ジスタと、 前記素子分離領域はその表面に突部を有し、この突部の
長さをＸ、前記素子分離領域と前記第１、第２の領域と
の境界部から前記突部までの距離をそれぞれＬ１、Ｌ２
とした場合、これらはＸ≧Ｌ１、Ｘ≧Ｌ２の関係を有す
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に素子分離領域を形成し、
この素子分離領域によって分離された半導体基板上の第
１、第２の領域に犠牲酸化膜を形成する工程と、 前記第２の領域、及び前記素子分離領域の半分以上の領
域を第１のレジストパターンによって覆い、前記第１の
領域の犠牲酸化膜を除去する工程と、 前記第１の領域に第１のゲート酸化膜を形成する工程
と、 前記第１の領域、及び前記素子分離領域の半分以上の領
域を第２のレジストパターンによって覆い、前記第２の
領域の犠牲酸化膜を除去する工程と、 前記第２の領域に第１のゲート酸化膜と厚みの異なる第
２のゲート酸化膜を形成する工程とを具備し、 前記素子分離領域は前記第１のレジストパターン及び第
２のレジストパターンがオーバーラップする領域を有
し、前記オーバーラップする領域の長さをＸ、前記素子
分離領域と前記第１、第２の領域に形成された各犠牲酸
化膜との境界部から前記オーバーラップする領域までの
距離をそれぞれＬ１、Ｌ２とした場合、これらはＸ≧Ｌ
１、Ｘ≧Ｌ２の関係を有することを特徴とする半導体装
置の製造方法。 - 【請求項３】 半導体基板上に素子分離領域を形成し、
この素子分離領域によって分離された半導体基板上の第
１、第２の領域に犠牲酸化膜を形成する工程と、 前記第２の領域上、及び前記素子分離領域と前記第１の
領域に形成された犠牲酸化膜との境界から距離Ｌ１まで
の素子分離領域上を第１のレジストパターンによって覆
い、前記第１の領域の犠牲酸化膜を除去する工程と、 前記第１の領域に第１のゲート酸化膜を形成する工程
と、 前記第１の領域上、及び前記素子分離領域と前記第２の
領域に形成された犠牲酸化膜との境界から距離Ｌ２まで
の素子分離領域上を第２のレジストパターンによって覆
い、前記第２の領域の犠牲酸化膜を除去する工程と、 前記第２の領域に第１のゲート酸化膜と厚みの異なる第
２のゲート酸化膜を形成する工程とを具備し、 前記素子分離領域上には長さＸを有する突部が形成さ
れ、この長さＸと前記距離Ｌ１、Ｌ２との関係は、Ｘ≧
Ｌ１、Ｘ≧Ｌ２であることを特徴とする半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20872294A JP3290827B2 (ja) | 1994-09-01 | 1994-09-01 | 半導体装置とその製造方法 |
| US08/823,979 US5933731A (en) | 1994-09-01 | 1997-03-25 | Semiconductor device having gate oxide films having different thicknesses and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20872294A JP3290827B2 (ja) | 1994-09-01 | 1994-09-01 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878514A JPH0878514A (ja) | 1996-03-22 |
| JP3290827B2 true JP3290827B2 (ja) | 2002-06-10 |
Family
ID=16561007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20872294A Expired - Fee Related JP3290827B2 (ja) | 1994-09-01 | 1994-09-01 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5933731A (ja) |
| JP (1) | JP3290827B2 (ja) |
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| JP2003168796A (ja) * | 2001-11-30 | 2003-06-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US6861341B2 (en) * | 2002-02-22 | 2005-03-01 | Xerox Corporation | Systems and methods for integration of heterogeneous circuit devices |
| KR20070042911A (ko) * | 2004-08-17 | 2007-04-24 | 로무 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP5951213B2 (ja) | 2011-10-11 | 2016-07-13 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法及び半導体装置 |
| CN108847423B (zh) | 2018-05-30 | 2022-10-21 | 矽力杰半导体技术(杭州)有限公司 | 半导体器件及其制造方法 |
| CN111668186A (zh) | 2020-06-08 | 2020-09-15 | 矽力杰半导体技术(杭州)有限公司 | 半导体器件及其制造方法 |
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|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| US4378565A (en) * | 1980-10-01 | 1983-03-29 | General Electric Company | Integrated circuit and method of making same |
| JPS57130463A (en) * | 1981-02-06 | 1982-08-12 | Toshiba Corp | Semiconductor memory |
| JP2635809B2 (ja) * | 1990-09-12 | 1997-07-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5254489A (en) * | 1990-10-18 | 1993-10-19 | Nec Corporation | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
| JP3134344B2 (ja) * | 1991-05-17 | 2001-02-13 | 日本電気株式会社 | 半導体装置 |
| KR960009995B1 (ko) * | 1992-07-31 | 1996-07-25 | 삼성전자 주식회사 | 반도체 장치의 제조 방법 및 그 구조 |
| KR960012303B1 (ko) * | 1992-08-18 | 1996-09-18 | 삼성전자 주식회사 | 불휘발성 반도체메모리장치 및 그 제조방법 |
| JP3363502B2 (ja) * | 1993-02-01 | 2003-01-08 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| KR0138312B1 (ko) * | 1994-05-13 | 1998-04-28 | 김광호 | 비휘발성 반도체 메모리장치의 제조방법 |
| US5502009A (en) * | 1995-02-16 | 1996-03-26 | United Microelectronics Corp. | Method for fabricating gate oxide layers of different thicknesses |
| US5712201A (en) * | 1996-06-07 | 1998-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication method for integrating logic and single level polysilicon DRAM devices on the same semiconductor chip |
-
1994
- 1994-09-01 JP JP20872294A patent/JP3290827B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-25 US US08/823,979 patent/US5933731A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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