JPS61231765A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- H01L29/7866—Non-monocrystalline silicon transistors
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- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は薄膜半導体装置の製造方法に係り、特に低温で
形成できる薄膜半導体装置の製造方法に関する。
形成できる薄膜半導体装置の製造方法に関する。
絶縁基板上に形成した半導体膜を使った薄膜半導体装置
は、種々の用途に用いられる。例えば。
は、種々の用途に用いられる。例えば。
半導体膜が単結晶の場合には基板との配線容量がなくな
るため、バルク半導体基板に形成した半導体装置より高
速化が可能になる。一方、半導体膜が非単結晶の場合、
すなわち多結晶や非晶質の場合には、低温で薄膜半導体
装置が形成できる特徴があり、たとえばガラス板あるい
は石英板上に薄膜トランジスタアレイを形成し、液晶表
示素子に使う例もある。このような低温工程を用いる一
例が、１９８４年のジャーナル オブ アプライド フ
ィジックスの５５巻、 １５９０頁（Ｊ、Ａｐｐｌ、Ｐ
ｈｙｓ、 ５５（６）ｐ、ｐ、１５９０１９８４ ）に
ヱム・マツイ（Ｍ、Ｍａｔｓｕｉ）他による論文「モレ
キュラービーム法で堆積した多結晶シリコンに形成した
薄膜トランジスタ（Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉ
ｓｔｏｒｓ ｏｎ ｍｏｌｅｃｕｌａｒ−ｂｅａｍ−ｄ
ｅｐｏｓｉｔｅｄ ｐｏｌｙ ｃｒｙｓｔａｌｌｉｎｅ
５ｉｌｉｃｏｎ） Ｊ に述べられている。このよう
な従来技術及びその改善すべき課題について説明する。
るため、バルク半導体基板に形成した半導体装置より高
速化が可能になる。一方、半導体膜が非単結晶の場合、
すなわち多結晶や非晶質の場合には、低温で薄膜半導体
装置が形成できる特徴があり、たとえばガラス板あるい
は石英板上に薄膜トランジスタアレイを形成し、液晶表
示素子に使う例もある。このような低温工程を用いる一
例が、１９８４年のジャーナル オブ アプライド フ
ィジックスの５５巻、 １５９０頁（Ｊ、Ａｐｐｌ、Ｐ
ｈｙｓ、 ５５（６）ｐ、ｐ、１５９０１９８４ ）に
ヱム・マツイ（Ｍ、Ｍａｔｓｕｉ）他による論文「モレ
キュラービーム法で堆積した多結晶シリコンに形成した
薄膜トランジスタ（Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉ
ｓｔｏｒｓ ｏｎ ｍｏｌｅｃｕｌａｒ−ｂｅａｍ−ｄ
ｅｐｏｓｉｔｅｄ ｐｏｌｙ ｃｒｙｓｔａｌｌｉｎｅ
５ｉｌｉｃｏｎ） Ｊ に述べられている。このよう
な従来技術及びその改善すべき課題について説明する。
第２図において、従来の一般的な低温工程の薄膜半導体
装置の製造方法を説明する。
装置の製造方法を説明する。
（ａ）において、ガラス基板１に、気相反応あるいは真
空蒸着法により０．５〜１ μｍの多結晶シリコン膜２
を形成し、ホトリソグラフィ法によって、島状に分離す
る。次に（ｂ）において、ゲート絶縁膜として厚さ２０
００人のシリコン酸化膜３、ゲート材料として厚さ５０
００ Ａのゲート多結晶シリコン４を気相成応で形成す
る。
空蒸着法により０．５〜１ μｍの多結晶シリコン膜２
を形成し、ホトリソグラフィ法によって、島状に分離す
る。次に（ｂ）において、ゲート絶縁膜として厚さ２０
００人のシリコン酸化膜３、ゲート材料として厚さ５０
００ Ａのゲート多結晶シリコン４を気相成応で形成す
る。
（ｃ）において、シリコン酸化膜３、ゲート多結晶シリ
コン４を選択エツチングしてから、ソース。
コン４を選択エツチングしてから、ソース。
トレインを形成するために、リンをドーズ量１×ｌ Ｑ
”ａｎ−”、加速電圧１００ＫｅＶでイオン注入する。
”ａｎ−”、加速電圧１００ＫｅＶでイオン注入する。
（ｄ）において、厚さ５０００人の保護膜５を気相反応
で形成した後、イオン注入したリンの活性化と保護膜５
の緻密化を目的として、５５０’Ｃで１０時間加熱処理
する。通常ガラス基板１の歪温度は約６００℃であり、
ガラス基板１の変形を抑制するにはこれ以下で熱処理す
ることが必要であり、したがって注入イオンの活性化に
は長時間が必要である。またイオン注入法を使うことが
、コスト高の一因ともなる。
で形成した後、イオン注入したリンの活性化と保護膜５
の緻密化を目的として、５５０’Ｃで１０時間加熱処理
する。通常ガラス基板１の歪温度は約６００℃であり、
ガラス基板１の変形を抑制するにはこれ以下で熱処理す
ることが必要であり、したがって注入イオンの活性化に
は長時間が必要である。またイオン注入法を使うことが
、コスト高の一因ともなる。
この熱処理によってｎ型高濃度層６が形成され、電極の
コンタクトが可能となる。コンタクト用の窓を開口し、
ＡＱ電極７を形成し、薄膜トランジスタが完成する。な
おこのトランジスタは、ゲー′、ド４に正の電圧が印加
された時はｎ型チャネル層、子が形成されて導通状態に
なり、電圧が印加されない場合は固有抵抗で遮断状態と
なる。
コンタクトが可能となる。コンタクト用の窓を開口し、
ＡＱ電極７を形成し、薄膜トランジスタが完成する。な
おこのトランジスタは、ゲー′、ド４に正の電圧が印加
された時はｎ型チャネル層、子が形成されて導通状態に
なり、電圧が印加されない場合は固有抵抗で遮断状態と
なる。
以上述べたように、従来のイオン注入法を使う低温工程
は、イオン注入法自体のコストが高く、また注入イオン
の活性化に長時間を要する。
は、イオン注入法自体のコストが高く、また注入イオン
の活性化に長時間を要する。
本発明の目的は、低温でかつ短時間でコンタクトのため
の高導電層が形成できる薄膜半導体装置の製造方法を提
供することにある。
の高導電層が形成できる薄膜半導体装置の製造方法を提
供することにある。
本発明は、半導体層と金属の化合物を高導電層として使
うこと、及びこの高導電層を自己整合法で形成すること
を特徴とする。
うこと、及びこの高導電層を自己整合法で形成すること
を特徴とする。
以下、本発明の一実施例を第１図において説明する。こ
こでは、第２図に示したものと同一構成のＭＯ８型薄膜
トランジスタを例示する。この製法において、第２図（
ｃ）までの工程は第１図のものと全く同じであり、ここ
では、それ以後の本発明の特徴である工程につき説明す
る。
こでは、第２図に示したものと同一構成のＭＯ８型薄膜
トランジスタを例示する。この製法において、第２図（
ｃ）までの工程は第１図のものと全く同じであり、ここ
では、それ以後の本発明の特徴である工程につき説明す
る。
第□′１図（ａ）において、ゲートを形成する場合は次
の様な工程となる。即ち、シリコン酸化膜３とゲート多
結晶シリコン４の上に、レジスト８を形成し、第２図の
場合と、同様にホトリソグラフィ法によって加工する。
の様な工程となる。即ち、シリコン酸化膜３とゲート多
結晶シリコン４の上に、レジスト８を形成し、第２図の
場合と、同様にホトリソグラフィ法によって加工する。
まずＣＦ４と酸素のプラズマエツチングによりゲート多
結晶シリコン４を加工し、次にガスをＣＨＦ３ とヘリ
ウムに変えてゲート酸化膜３を加工する。ここで再びガ
スを変えてＣＦ４と酸素により、多結晶シリコン膜２を
、約１０００人エッチダウンする。このガスを使うと等
方性のエツチングが起るが、圧力及び酸素量をコントロ
ールして特に等方性を強くすると１図示したように、レ
ジスト８の下のゲート多結晶シリコン４と、ゲート酸化
膜３の下の多結晶シリコン膜２にアンダーカットが起る
。このアンダーカットとエッチダウンが、本発明を達成
する上で重要なポイントである。
結晶シリコン４を加工し、次にガスをＣＨＦ３ とヘリ
ウムに変えてゲート酸化膜３を加工する。ここで再びガ
スを変えてＣＦ４と酸素により、多結晶シリコン膜２を
、約１０００人エッチダウンする。このガスを使うと等
方性のエツチングが起るが、圧力及び酸素量をコントロ
ールして特に等方性を強くすると１図示したように、レ
ジスト８の下のゲート多結晶シリコン４と、ゲート酸化
膜３の下の多結晶シリコン膜２にアンダーカットが起る
。このアンダーカットとエッチダウンが、本発明を達成
する上で重要なポイントである。
（ｂ）において、金属間化合物すなわちここではシリサ
イドを形成するために、はぼ直上から、白金９を約５０
０人の厚さに蒸着する。この時、アンダーカットのある
ゲート酸化膜３の下には白金３が付着せず、ゲート４上
を、ソース、ドレイン上の白金が分離される。
イドを形成するために、はぼ直上から、白金９を約５０
０人の厚さに蒸着する。この時、アンダーカットのある
ゲート酸化膜３の下には白金３が付着せず、ゲート４上
を、ソース、ドレイン上の白金が分離される。
（Ｃ）において、約４５０℃で酸素中でアニールすると
白金シリサイド１ｏが形成される。白金シリサイド１０
の生成にともない、体積膨張が起り、ゲート酸化膜３の
下のアンダーカットは埋められ、半導体層２の表面はゲ
ート酸化膜３の位置とほぼ同一となる。また、ゲート酸
化膜３の上に形成される白金シリサイド１０ａは、ソー
ス、ドレイン領域の白金シリサイド１０と分離されてい
るため、両者の短絡は起らない。こうして、自己整合型
のゲートとソース、ドレインの高導電層を形成すること
ができる。
白金シリサイド１ｏが形成される。白金シリサイド１０
の生成にともない、体積膨張が起り、ゲート酸化膜３の
下のアンダーカットは埋められ、半導体層２の表面はゲ
ート酸化膜３の位置とほぼ同一となる。また、ゲート酸
化膜３の上に形成される白金シリサイド１０ａは、ソー
ス、ドレイン領域の白金シリサイド１０と分離されてい
るため、両者の短絡は起らない。こうして、自己整合型
のゲートとソース、ドレインの高導電層を形成すること
ができる。
（ｄ）において、保護膜５を形成し、コンタクト用の窓
を開口して、ＡＰ電極７を形成し、薄膜トランジスタが
完成する。
を開口して、ＡＰ電極７を形成し、薄膜トランジスタが
完成する。
以上の実施例では半導体薄膜として多結晶シリコンにつ
いて述べたが、単結晶シリコン膜のほか、ゲルマニウム
や化合物半導体材料についても同様に実施できる。また
シリサイド材料として白金について述べたが、モリブデ
ン、タングステン、チタン等についても応用できる。ま
た、ガラス基板は石英基板でもよい。また以上の実施例
では、電界効果素子について述べたが、微細な薄膜バイ
ポーラ素子についても応用できる。また以上の実施例で
は、薄膜素子について述べたが、バルク結晶に形成した
素子についても応用でき、サイドウオールなどを形成し
なくともソース、ドレイン間の短絡を防止できる。
いて述べたが、単結晶シリコン膜のほか、ゲルマニウム
や化合物半導体材料についても同様に実施できる。また
シリサイド材料として白金について述べたが、モリブデ
ン、タングステン、チタン等についても応用できる。ま
た、ガラス基板は石英基板でもよい。また以上の実施例
では、電界効果素子について述べたが、微細な薄膜バイ
ポーラ素子についても応用できる。また以上の実施例で
は、薄膜素子について述べたが、バルク結晶に形成した
素子についても応用でき、サイドウオールなどを形成し
なくともソース、ドレイン間の短絡を防止できる。
以上述べた本発明によれば、自己整合性を利用して低温
度かつ短時間で高導電層を形成できる。
度かつ短時間で高導電層を形成できる。
第１図は本発明の一実施例を工程毎に示す薄膜トランジ
スタ、第２図は従来の薄膜トランジスタを工程毎に示す
断面図を示す。 １・・・ガラス基板、２・・・多結晶シリコン膜、３・
・・シリコン酸化膜、４・・・ゲート多結晶シリコン、
９・・・白金、１．０，１０ａ・・・白金シリサイド。 ／”’−’−’ゝ代理人 弁理士 小川勝
男 −″ ￥１０ ￥２図
スタ、第２図は従来の薄膜トランジスタを工程毎に示す
断面図を示す。 １・・・ガラス基板、２・・・多結晶シリコン膜、３・
・・シリコン酸化膜、４・・・ゲート多結晶シリコン、
９・・・白金、１．０，１０ａ・・・白金シリサイド。 ／”’−’−’ゝ代理人 弁理士 小川勝
男 −″ ￥１０ ￥２図
Claims (1)
- 【特許請求の範囲】 １、絶縁基板上の薄膜半導体層をその上に設けたゲート
絶縁膜より低い位置に加工した後金属薄層を被着し、絶
縁基板の歪温度以下で自己整合的にゲート、及びソース
、ドレインに高導電性の金属間化合物を形成することを
特徴とする、薄膜半導体装置の製造方法。 ２、上記特許請求の範囲第１項において、絶縁基板がガ
ラス基板あるいは石英基板であり、薄膜半導体層がシリ
コン膜であり、金属間化合物が白金シリサイドであるこ
とを特徴とする、薄膜半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263685A JPS61231765A (ja) | 1985-04-08 | 1985-04-08 | 薄膜半導体装置の製造方法 |
| DE86104695T DE3688758T2 (de) | 1985-04-08 | 1986-04-07 | Dünnfilmtransistor auf isolierendem Substrat. |
| EP86104695A EP0197531B1 (en) | 1985-04-08 | 1986-04-07 | Thin film transistor formed on insulating substrate |
| US07/113,360 US4954855A (en) | 1985-04-08 | 1987-10-28 | Thin film transistor formed on insulating substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263685A JPS61231765A (ja) | 1985-04-08 | 1985-04-08 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61231765A true JPS61231765A (ja) | 1986-10-16 |
| JPH0550854B2 JPH0550854B2 (ja) | 1993-07-30 |
Family
ID=13495072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7263685A Granted JPS61231765A (ja) | 1985-04-08 | 1985-04-08 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61231765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008218A (en) * | 1988-09-20 | 1991-04-16 | Hitachi, Ltd. | Method for fabricating a thin film transistor using a silicide as an etch mask |
| US9754935B2 (en) | 2014-08-07 | 2017-09-05 | International Business Machines Corporation | Raised metal semiconductor alloy for self-aligned middle-of-line contact |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911681A (ja) * | 1982-07-12 | 1984-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造法 |
-
1985
- 1985-04-08 JP JP7263685A patent/JPS61231765A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911681A (ja) * | 1982-07-12 | 1984-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008218A (en) * | 1988-09-20 | 1991-04-16 | Hitachi, Ltd. | Method for fabricating a thin film transistor using a silicide as an etch mask |
| US9754935B2 (en) | 2014-08-07 | 2017-09-05 | International Business Machines Corporation | Raised metal semiconductor alloy for self-aligned middle-of-line contact |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550854B2 (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |