JPH03166767A - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

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JPH03166767A
JPH03166767A JP30727889A JP30727889A JPH03166767A JP H03166767 A JPH03166767 A JP H03166767A JP 30727889 A JP30727889 A JP 30727889A JP 30727889 A JP30727889 A JP 30727889A JP H03166767 A JPH03166767 A JP H03166767A
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film transistor
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三千男 荒井
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杉浦 和司
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多結晶半導体薄膜トランジスタ(以下TPTと
いう)に係り、特に低温で作製可能な剃膜トランジスタ
の素子領域の構造に関する。
〔従来の技術〕
近年、液晶やEL等の平面ディスプレイ装置のスイッチ
ング素子、駆動回路素子として有用な半導体薄膜トラン
ジスタ、特にガラス基板の如き透明基板上に大面積にわ
たってこれらの素子を形戒するための研究が進んでいる
一般に透明基板特にガラス基板上にTPTを作製する場
合の技術的な課題の一つは、TPTの製作工程のすべて
をガラスの軟化点温度よりも低い温度で行う必要がある
ことである。
そのため減圧CVD法等を用いて、基板温度600℃程
度で多結晶シリコン膜を戒膜する方法や減圧CVD法で
或膜した多結晶シリコン膜や非品質シリコン膜をレーザ
ビーム等で溶融・再結晶化する方法や超高真空下での分
子線或長による多結晶シリコン膜の成膜法等が提案され
ている.〔発明が解決しようとする課題〕 ところが前記の各多結晶シリコン膜の成膜のためには、
レーザビーム発生装置や分子線照射のための装置・設備
が煩雑、高価であるとともに、大面積化に対処するため
の装置にも限界がある。
従って本発明の目的は比較的簡単な装置・設備でガラス
基板上に低温で、特性的に十分満足出来るTPTを形成
出来る多結晶半導体膜を提供するものである。
〔課題を解決するための手段〕
上記目的を達或するため、本発明者は鋭意研究の結果、
比較的低温で多結晶成長する多結晶ゲルマニウム(Ge
)層の成膜に続けて、低温でのシリコン化合物雰囲気中
のアニールによって多結晶シリコン(Si)膜が戒長ず
ることを見出した。
従って本発明はガラス基板上の多結晶半導体膜として、
下層に低温で戒長ずる多結晶ゲルマニウム膜、上層に多
結晶シリコン膜からなる2層構造のものを用いたTPT
である。
これによりガラス基板上に低温で十分満足出来る特性を
有するTPTを作製できる。
〔実施例〕
本発明の一実施例を第1図、第2図を参照しつつ説明す
る。第1図は本発明のTPTの断面構或図、第2図はこ
のTPTの製造工程説明図である。
図中、lはガラス基板、2は多結晶Ge膜、3は多結晶
St膜、4はゲート酸化膜、5はゲートシリコン膜、6
はゲート電極となるアルミニウム(/II/!)膜、7
は酸化膜、8は/l配線層、9はパッシベーション膜を
示す。
本発明においては活性層として、下層に例えば約500
人の多結晶Ge膜2、上層に例えば約500入の多結晶
Si膜3が、戒膜されていることが特徴である。
次にこのTPTの製造工程を第2図を用いて説明する。
(1)例えばコーニング社の商品名コーニング7059
から或るガラス基板1上に、減圧CVD法を用いて下層
に例えば約500入の多結晶Ge膜2、上層に例えば同
しく約500人の多結晶Si膜3を連続戒膜する。
この場合の威膜条件は次の通りである。
多結晶Ge膜 10%G e H 4 / H e流量:IOOSCC
M基板温度  :550″C 圧力    :0.5Torr He流量  :lSLM 多結晶Si膜 20%S i H a/H e@It : 2 0 S
 CCM基板温度  : 5 7 0 ’C 圧力    :0.5Torr He流量  :ISLM (2)多結晶Ge膜2と多結晶Si膜3とから或る素子
領域をドライエッチングによってパターンエッチングす
る(第2図(a)参照).(3)この素子領域をアニー
ルするため基板を600℃の拡散炉、N2中で25時間
アニールを行う。
(4)再び減圧CVD法を用いて、基板温度5oO゜C
で、Si02膜4′ (ゲート酸化膜)を或膜する。例
えば約500〜1 000λの厚さに成膜する。
(5)SiOL2膜4′上に減圧CVD法を用イテ、ノ
ンドーブ多結晶シリコン膜5′を或膜する(第2図(b
)参照)。
(6)  フォトプロセスを用い、ドライエッチングに
より、ノンドープ多結晶シリコン層5′及びSiO2膜
4′を選択的に除去し、電極の幅W:l00am、ゲー
ト電極長L;10μmにゲート酸化膜4、ゲート電極5
を形或する(第2図(C)参照)。
(7)次にこのゲート電極の5をマスクとして、多結晶
Si層3と多結晶Ge層2にPイオンを選択的にイオン
注入する.イオン注入の条件は25KeVでドープ量は
IXIO”/cm3である(第2図(d)参照)。
(8)その後基板を600℃で1時間アニールし、Pイ
オンを活性化させ、n゛型領域を形戒する。
(9)減圧CVD法により500″Cで再びSiO2膜
7を基板全体に約3000大の厚さに威膜する(第2図
(e)参照)。
00)  ウェットエッチングにより、このSiOz膜
7をエッチングしてコンタクト窓を形成後、Al膜を蒸
着する。
00  蒸着したAI膜をウェットエッチングによりパ
ターンエソチングしてゲートソース、ドレイン電極を含
む/l配線層8を形成し、450゜C30分間シンター
する(第2図(『)参照)。
0の 次に全体にプラズマCVD法によりSiO2膜9
を10000入の厚さに成膜しバッシベション膜とする
更に必要に応じてドライエッチングによりパッシベーシ
ョン膜をエッチングしてリード線取付け部のための開口
をあけ、第1図の如き構造のTPTを完或する。
このようにして作製したn − M O S T F 
Tの特性を測定すると、ドレイン電圧5v、ゲート電圧
10Vでのドレイン電流は20μA、しきい値電圧は2
Vで電界移動度12cm”/v−secという良好な結
果が得られた。この値はスイッチング素子として用いる
目安であるlQcm”/v・sec以上である. また本実施例におけるリーク電流は100pAであった
が、多結晶Ge膜2がiooo人以上になると、リーク
電流が10nAと大きくなるため実際には1000入以
下にすることが望ましい。
また本実施例では多結晶Ge膜の形戒に減圧CVD法を
用いた列について説明したが、本発明はこれに限られず
、蒸着法でもスパッタ法でも用いることが出来る.さら
にTPTはn−MOSTFTに限られずp−MOSTF
Tも作製できることは云うまでもない. なお上記実施例では、熱処理は600゜C以下の場合に
ついて説明したが、本発明はもちろんこれだけに限定さ
れるものではなく、これよりも低温で行うことも出来る
. 〔発明の効果〕 本発明によれば、ガラス基板上に低温プロセスのみで電
界移動度1 0 cm”/v − s e c,以上の
TPT素子を形戒することが出来る多結晶半導体層を形
威することが出来る. 基板としてガラス基板を用いることが出来るので、素子
のコスト低減を図ることが出来る。
【図面の簡単な説明】
第1図は本発明のTPTの断面構造図、第2図は本発明
のTPTの製造工程説明図である。 1−ガラス基板、 2−多結晶Ge膜、 3一多結晶Si膜。

Claims (2)

    【特許請求の範囲】
  1. (1)薄膜トランジスタの素子領域がゲルマニウム層と
    、その上に形成されたシリコン層の二層構造からなるこ
    とを特徴とする薄膜トランジスタ。
  2. (2)前記ゲルマニウム層が1000Å以下であること
    を特徴とする請求項(1)記載の薄膜トランジスタ。
JP1307278A 1989-11-27 1989-11-27 薄膜トランジスタ Expired - Fee Related JP3016486B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753541A (en) * 1995-04-27 1998-05-19 Nec Corporation Method of fabricating polycrystalline silicon-germanium thin film transistor

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* Cited by examiner, † Cited by third party
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