JPH03166767A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH03166767A JPH03166767A JP30727889A JP30727889A JPH03166767A JP H03166767 A JPH03166767 A JP H03166767A JP 30727889 A JP30727889 A JP 30727889A JP 30727889 A JP30727889 A JP 30727889A JP H03166767 A JPH03166767 A JP H03166767A
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- 239000010409 thin film Substances 0.000 title claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 150000002290 germanium Chemical class 0.000 claims abstract 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 239000010408 film Substances 0.000 abstract description 55
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 15
- 239000011521 glass Substances 0.000 abstract description 13
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 238000002161 passivation Methods 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 20
- 238000000034 method Methods 0.000 description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多結晶半導体薄膜トランジスタ（以下ＴＰＴと
いう）に係り、特に低温で作製可能な剃膜トランジスタ
の素子領域の構造に関する。
いう）に係り、特に低温で作製可能な剃膜トランジスタ
の素子領域の構造に関する。
近年、液晶やＥＬ等の平面ディスプレイ装置のスイッチ
ング素子、駆動回路素子として有用な半導体薄膜トラン
ジスタ、特にガラス基板の如き透明基板上に大面積にわ
たってこれらの素子を形戒するための研究が進んでいる
。
ング素子、駆動回路素子として有用な半導体薄膜トラン
ジスタ、特にガラス基板の如き透明基板上に大面積にわ
たってこれらの素子を形戒するための研究が進んでいる
。
一般に透明基板特にガラス基板上にＴＰＴを作製する場
合の技術的な課題の一つは、ＴＰＴの製作工程のすべて
をガラスの軟化点温度よりも低い温度で行う必要がある
ことである。
合の技術的な課題の一つは、ＴＰＴの製作工程のすべて
をガラスの軟化点温度よりも低い温度で行う必要がある
ことである。
そのため減圧ＣＶＤ法等を用いて、基板温度６００℃程
度で多結晶シリコン膜を戒膜する方法や減圧ＣＶＤ法で
或膜した多結晶シリコン膜や非品質シリコン膜をレーザ
ビーム等で溶融・再結晶化する方法や超高真空下での分
子線或長による多結晶シリコン膜の成膜法等が提案され
ている．〔発明が解決しようとする課題〕 ところが前記の各多結晶シリコン膜の成膜のためには、
レーザビーム発生装置や分子線照射のための装置・設備
が煩雑、高価であるとともに、大面積化に対処するため
の装置にも限界がある。
度で多結晶シリコン膜を戒膜する方法や減圧ＣＶＤ法で
或膜した多結晶シリコン膜や非品質シリコン膜をレーザ
ビーム等で溶融・再結晶化する方法や超高真空下での分
子線或長による多結晶シリコン膜の成膜法等が提案され
ている．〔発明が解決しようとする課題〕 ところが前記の各多結晶シリコン膜の成膜のためには、
レーザビーム発生装置や分子線照射のための装置・設備
が煩雑、高価であるとともに、大面積化に対処するため
の装置にも限界がある。
従って本発明の目的は比較的簡単な装置・設備でガラス
基板上に低温で、特性的に十分満足出来るＴＰＴを形成
出来る多結晶半導体膜を提供するものである。
基板上に低温で、特性的に十分満足出来るＴＰＴを形成
出来る多結晶半導体膜を提供するものである。
上記目的を達或するため、本発明者は鋭意研究の結果、
比較的低温で多結晶成長する多結晶ゲルマニウム（Ｇｅ
）層の成膜に続けて、低温でのシリコン化合物雰囲気中
のアニールによって多結晶シリコン（Ｓｉ）膜が戒長ず
ることを見出した。
比較的低温で多結晶成長する多結晶ゲルマニウム（Ｇｅ
）層の成膜に続けて、低温でのシリコン化合物雰囲気中
のアニールによって多結晶シリコン（Ｓｉ）膜が戒長ず
ることを見出した。
従って本発明はガラス基板上の多結晶半導体膜として、
下層に低温で戒長ずる多結晶ゲルマニウム膜、上層に多
結晶シリコン膜からなる２層構造のものを用いたＴＰＴ
である。
下層に低温で戒長ずる多結晶ゲルマニウム膜、上層に多
結晶シリコン膜からなる２層構造のものを用いたＴＰＴ
である。
これによりガラス基板上に低温で十分満足出来る特性を
有するＴＰＴを作製できる。
有するＴＰＴを作製できる。
本発明の一実施例を第１図、第２図を参照しつつ説明す
る。第１図は本発明のＴＰＴの断面構或図、第２図はこ
のＴＰＴの製造工程説明図である。
る。第１図は本発明のＴＰＴの断面構或図、第２図はこ
のＴＰＴの製造工程説明図である。
図中、ｌはガラス基板、２は多結晶Ｇｅ膜、３は多結晶
Ｓｔ膜、４はゲート酸化膜、５はゲートシリコン膜、６
はゲート電極となるアルミニウム（／ＩＩ／！）膜、７
は酸化膜、８は／ｌ配線層、９はパッシベーション膜を
示す。
Ｓｔ膜、４はゲート酸化膜、５はゲートシリコン膜、６
はゲート電極となるアルミニウム（／ＩＩ／！）膜、７
は酸化膜、８は／ｌ配線層、９はパッシベーション膜を
示す。
本発明においては活性層として、下層に例えば約５００
人の多結晶Ｇｅ膜２、上層に例えば約５００入の多結晶
Ｓｉ膜３が、戒膜されていることが特徴である。
人の多結晶Ｇｅ膜２、上層に例えば約５００入の多結晶
Ｓｉ膜３が、戒膜されていることが特徴である。
次にこのＴＰＴの製造工程を第２図を用いて説明する。
（１）例えばコーニング社の商品名コーニング７０５９
から或るガラス基板１上に、減圧ＣＶＤ法を用いて下層
に例えば約５００入の多結晶Ｇｅ膜２、上層に例えば同
しく約５００人の多結晶Ｓｉ膜３を連続戒膜する。
から或るガラス基板１上に、減圧ＣＶＤ法を用いて下層
に例えば約５００入の多結晶Ｇｅ膜２、上層に例えば同
しく約５００人の多結晶Ｓｉ膜３を連続戒膜する。
この場合の威膜条件は次の通りである。
多結晶Ｇｅ膜
１０％Ｇ ｅ Ｈ ４ ／ Ｈ ｅ流量：ＩＯＯＳＣＣ
Ｍ基板温度 ：５５０″Ｃ 圧力 ：０．５Ｔｏｒｒ Ｈｅ流量 ：ｌＳＬＭ 多結晶Ｓｉ膜 ２０％Ｓ ｉ Ｈ ａ／Ｈ ｅ＠Ｉｔ ： ２ ０ Ｓ
ＣＣＭ基板温度 ： ５ ７ ０ ’Ｃ 圧力 ：０．５Ｔｏｒｒ Ｈｅ流量 ：ＩＳＬＭ （２）多結晶Ｇｅ膜２と多結晶Ｓｉ膜３とから或る素子
領域をドライエッチングによってパターンエッチングす
る（第２図（ａ）参照）．（３）この素子領域をアニー
ルするため基板を６００℃の拡散炉、Ｎ２中で２５時間
アニールを行う。
Ｍ基板温度 ：５５０″Ｃ 圧力 ：０．５Ｔｏｒｒ Ｈｅ流量 ：ｌＳＬＭ 多結晶Ｓｉ膜 ２０％Ｓ ｉ Ｈ ａ／Ｈ ｅ＠Ｉｔ ： ２ ０ Ｓ
ＣＣＭ基板温度 ： ５ ７ ０ ’Ｃ 圧力 ：０．５Ｔｏｒｒ Ｈｅ流量 ：ＩＳＬＭ （２）多結晶Ｇｅ膜２と多結晶Ｓｉ膜３とから或る素子
領域をドライエッチングによってパターンエッチングす
る（第２図（ａ）参照）．（３）この素子領域をアニー
ルするため基板を６００℃の拡散炉、Ｎ２中で２５時間
アニールを行う。
（４）再び減圧ＣＶＤ法を用いて、基板温度５ｏＯ゜Ｃ
で、Ｓｉ０２膜４′ （ゲート酸化膜）を或膜する。例
えば約５００〜１ ０００λの厚さに成膜する。
で、Ｓｉ０２膜４′ （ゲート酸化膜）を或膜する。例
えば約５００〜１ ０００λの厚さに成膜する。
（５）ＳｉＯＬ２膜４′上に減圧ＣＶＤ法を用イテ、ノ
ンドーブ多結晶シリコン膜５′を或膜する（第２図（ｂ
）参照）。
ンドーブ多結晶シリコン膜５′を或膜する（第２図（ｂ
）参照）。
（６） フォトプロセスを用い、ドライエッチングに
より、ノンドープ多結晶シリコン層５′及びＳｉＯ２膜
４′を選択的に除去し、電極の幅Ｗ：ｌ００ａｍ、ゲー
ト電極長Ｌ；１０μｍにゲート酸化膜４、ゲート電極５
を形或する（第２図（Ｃ）参照）。
より、ノンドープ多結晶シリコン層５′及びＳｉＯ２膜
４′を選択的に除去し、電極の幅Ｗ：ｌ００ａｍ、ゲー
ト電極長Ｌ；１０μｍにゲート酸化膜４、ゲート電極５
を形或する（第２図（Ｃ）参照）。
（７）次にこのゲート電極の５をマスクとして、多結晶
Ｓｉ層３と多結晶Ｇｅ層２にＰイオンを選択的にイオン
注入する．イオン注入の条件は２５ＫｅＶでドープ量は
ＩＸＩＯ”／ｃｍ３である（第２図（ｄ）参照）。
Ｓｉ層３と多結晶Ｇｅ層２にＰイオンを選択的にイオン
注入する．イオン注入の条件は２５ＫｅＶでドープ量は
ＩＸＩＯ”／ｃｍ３である（第２図（ｄ）参照）。
（８）その後基板を６００℃で１時間アニールし、Ｐイ
オンを活性化させ、ｎ゛型領域を形戒する。
オンを活性化させ、ｎ゛型領域を形戒する。
（９）減圧ＣＶＤ法により５００″Ｃで再びＳｉＯ２膜
７を基板全体に約３０００大の厚さに威膜する（第２図
（ｅ）参照）。
７を基板全体に約３０００大の厚さに威膜する（第２図
（ｅ）参照）。
００） ウェットエッチングにより、このＳｉＯｚ膜
７をエッチングしてコンタクト窓を形成後、Ａｌ膜を蒸
着する。
７をエッチングしてコンタクト窓を形成後、Ａｌ膜を蒸
着する。
００ 蒸着したＡＩ膜をウェットエッチングによりパ
ターンエソチングしてゲートソース、ドレイン電極を含
む／ｌ配線層８を形成し、４５０゜Ｃ３０分間シンター
する（第２図（『）参照）。
ターンエソチングしてゲートソース、ドレイン電極を含
む／ｌ配線層８を形成し、４５０゜Ｃ３０分間シンター
する（第２図（『）参照）。
０の 次に全体にプラズマＣＶＤ法によりＳｉＯ２膜９
を１００００入の厚さに成膜しバッシベション膜とする
。
を１００００入の厚さに成膜しバッシベション膜とする
。
更に必要に応じてドライエッチングによりパッシベーシ
ョン膜をエッチングしてリード線取付け部のための開口
をあけ、第１図の如き構造のＴＰＴを完或する。
ョン膜をエッチングしてリード線取付け部のための開口
をあけ、第１図の如き構造のＴＰＴを完或する。
このようにして作製したｎ − Ｍ Ｏ Ｓ Ｔ Ｆ
Ｔの特性を測定すると、ドレイン電圧５ｖ、ゲート電圧
１０Ｖでのドレイン電流は２０μＡ、しきい値電圧は２
Ｖで電界移動度１２ｃｍ”／ｖ−ｓｅｃという良好な結
果が得られた。この値はスイッチング素子として用いる
目安であるｌＱｃｍ”／ｖ・ｓｅｃ以上である． また本実施例におけるリーク電流は１００ｐＡであった
が、多結晶Ｇｅ膜２がｉｏｏｏ人以上になると、リーク
電流が１０ｎＡと大きくなるため実際には１０００入以
下にすることが望ましい。
Ｔの特性を測定すると、ドレイン電圧５ｖ、ゲート電圧
１０Ｖでのドレイン電流は２０μＡ、しきい値電圧は２
Ｖで電界移動度１２ｃｍ”／ｖ−ｓｅｃという良好な結
果が得られた。この値はスイッチング素子として用いる
目安であるｌＱｃｍ”／ｖ・ｓｅｃ以上である． また本実施例におけるリーク電流は１００ｐＡであった
が、多結晶Ｇｅ膜２がｉｏｏｏ人以上になると、リーク
電流が１０ｎＡと大きくなるため実際には１０００入以
下にすることが望ましい。
また本実施例では多結晶Ｇｅ膜の形戒に減圧ＣＶＤ法を
用いた列について説明したが、本発明はこれに限られず
、蒸着法でもスパッタ法でも用いることが出来る．さら
にＴＰＴはｎ−ＭＯＳＴＦＴに限られずｐ−ＭＯＳＴＦ
Ｔも作製できることは云うまでもない． なお上記実施例では、熱処理は６００゜Ｃ以下の場合に
ついて説明したが、本発明はもちろんこれだけに限定さ
れるものではなく、これよりも低温で行うことも出来る
． 〔発明の効果〕 本発明によれば、ガラス基板上に低温プロセスのみで電
界移動度１ ０ ｃｍ”／ｖ − ｓ ｅ ｃ，以上の
ＴＰＴ素子を形戒することが出来る多結晶半導体層を形
威することが出来る． 基板としてガラス基板を用いることが出来るので、素子
のコスト低減を図ることが出来る。
用いた列について説明したが、本発明はこれに限られず
、蒸着法でもスパッタ法でも用いることが出来る．さら
にＴＰＴはｎ−ＭＯＳＴＦＴに限られずｐ−ＭＯＳＴＦ
Ｔも作製できることは云うまでもない． なお上記実施例では、熱処理は６００゜Ｃ以下の場合に
ついて説明したが、本発明はもちろんこれだけに限定さ
れるものではなく、これよりも低温で行うことも出来る
． 〔発明の効果〕 本発明によれば、ガラス基板上に低温プロセスのみで電
界移動度１ ０ ｃｍ”／ｖ − ｓ ｅ ｃ，以上の
ＴＰＴ素子を形戒することが出来る多結晶半導体層を形
威することが出来る． 基板としてガラス基板を用いることが出来るので、素子
のコスト低減を図ることが出来る。
第１図は本発明のＴＰＴの断面構造図、第２図は本発明
のＴＰＴの製造工程説明図である。 １−ガラス基板、 ２−多結晶Ｇｅ膜、 ３一多結晶Ｓｉ膜。
のＴＰＴの製造工程説明図である。 １−ガラス基板、 ２−多結晶Ｇｅ膜、 ３一多結晶Ｓｉ膜。
Claims (2)
- （１）薄膜トランジスタの素子領域がゲルマニウム層と
、その上に形成されたシリコン層の二層構造からなるこ
とを特徴とする薄膜トランジスタ。 - （２）前記ゲルマニウム層が１０００Å以下であること
を特徴とする請求項（１）記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307278A JP3016486B2 (ja) | 1989-11-27 | 1989-11-27 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307278A JP3016486B2 (ja) | 1989-11-27 | 1989-11-27 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03166767A true JPH03166767A (ja) | 1991-07-18 |
| JP3016486B2 JP3016486B2 (ja) | 2000-03-06 |
Family
ID=17967204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307278A Expired - Fee Related JP3016486B2 (ja) | 1989-11-27 | 1989-11-27 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016486B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753541A (en) * | 1995-04-27 | 1998-05-19 | Nec Corporation | Method of fabricating polycrystalline silicon-germanium thin film transistor |
-
1989
- 1989-11-27 JP JP1307278A patent/JP3016486B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753541A (en) * | 1995-04-27 | 1998-05-19 | Nec Corporation | Method of fabricating polycrystalline silicon-germanium thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3016486B2 (ja) | 2000-03-06 |
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