JPS62172761A - 非晶質シリコン薄膜トランジスタおよびその製造方法 - Google Patents
非晶質シリコン薄膜トランジスタおよびその製造方法Info
- Publication number
- JPS62172761A JPS62172761A JP1452886A JP1452886A JPS62172761A JP S62172761 A JPS62172761 A JP S62172761A JP 1452886 A JP1452886 A JP 1452886A JP 1452886 A JP1452886 A JP 1452886A JP S62172761 A JPS62172761 A JP S62172761A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- metal silicide
- semiconductor active
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 10
- 239000010409 thin film Substances 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 39
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 29
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 238000009792 diffusion process Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims abstract description 8
- 230000002265 prevention Effects 0.000 claims description 12
- 239000010408 film Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 abstract description 8
- 238000000206 photolithography Methods 0.000 abstract description 6
- 238000005530 etching Methods 0.000 abstract description 4
- 239000011521 glass Substances 0.000 abstract description 4
- 229910008479 TiSi2 Inorganic materials 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 abstract 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 66
- 239000002689 soil Substances 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001012 protector Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、逆スタが構造の非晶質シリコン薄膜トランジ
スタおよびその製造方法に関する。
スタおよびその製造方法に関する。
近年、薄膜トランジスタ（以下、ＴＰＴと称する）は、
製造が比較的低温で行ろれるようｌこなり、かつ、大面
積で均質な薄膜が得やすいことから大型液晶表示パネル
の駆動素子などへの応用が盛んに行われている。
製造が比較的低温で行ろれるようｌこなり、かつ、大面
積で均質な薄膜が得やすいことから大型液晶表示パネル
の駆動素子などへの応用が盛んに行われている。
従来のＴＰＴの一例を挙げると、例えば第３図に示すよ
うに、ガラス等の基板１の上に、ゲート電極２、ゲート
絶縁膜３、非晶質シリコン半導体活性ノー４を形成した
後、ソース電極５、ドレイン電極６を形成した逆スタガ
構造のものが知られている。
うに、ガラス等の基板１の上に、ゲート電極２、ゲート
絶縁膜３、非晶質シリコン半導体活性ノー４を形成した
後、ソース電極５、ドレイン電極６を形成した逆スタガ
構造のものが知られている。
しかし、このような非晶質シリコン系’１’ Ｆ Ｔは
非晶質シリコン半導体活性層４と、ソース電極５または
ドレイン電極６のシコットキー障壁により、ゲート電圧
印加時のソースドレイン間電流（以下ＯＮ１！流と称す
る）が小さいという問題点があった。また、実際の液晶
パネル等に用いられる場合の熱処理工程や、実動作時に
高温となった場合にＭなどのソース電極５とドレインｔ
′！ｌｉ６を形成する金属が半導体活性層中に拡散しＯ
Ｎ１！を流を低下させたりＯＦＦ＠、流を増加させると
いう問題点があった。
非晶質シリコン半導体活性層４と、ソース電極５または
ドレイン電極６のシコットキー障壁により、ゲート電圧
印加時のソースドレイン間電流（以下ＯＮ１！流と称す
る）が小さいという問題点があった。また、実際の液晶
パネル等に用いられる場合の熱処理工程や、実動作時に
高温となった場合にＭなどのソース電極５とドレインｔ
′！ｌｉ６を形成する金属が半導体活性層中に拡散しＯ
Ｎ１！を流を低下させたりＯＦＦ＠、流を増加させると
いう問題点があった。
そこで、第４図に示すように、半導体活性層４とソース
電極５、ドレイン１を極６との間に、オーム性接触を得
るために縮退ドープした一層７．８と、該を伊金属が一
層に拡散することを防ぐ電極拡散防止層９．１０ヲ設け
ることが行われている。
電極５、ドレイン１を極６との間に、オーム性接触を得
るために縮退ドープした一層７．８と、該を伊金属が一
層に拡散することを防ぐ電極拡散防止層９．１０ヲ設け
ることが行われている。
ｉｌ！極電極防止層とシテは、Ｐｔ、 Ｔｉ、 Ｍｏ、
Ｃｒなどの金属が用いられる。
Ｃｒなどの金属が用いられる。
前記一層と前記拡散防止層が良好なオーム性接触となる
ためにはその界面で金属シリサイド層を形成しなければ
ならない。金属シリサイド層の形成は基板加熱などの熱
処理により行われるが、前記半導体活性層の耐熱温度が
約３００°Ｃであることから、それ以上の温度の熱処理
はできない。そのため、十分な金属シリサイド層を形成
することは難かしく、良好なオーム性接触は得られない
。また、１Ｍ、極拡散防止層は、一般に高比抵抗であり
、寄生抵抗として働く。その結果、ＯＮ［流を増加させ
ることには限界があった。
ためにはその界面で金属シリサイド層を形成しなければ
ならない。金属シリサイド層の形成は基板加熱などの熱
処理により行われるが、前記半導体活性層の耐熱温度が
約３００°Ｃであることから、それ以上の温度の熱処理
はできない。そのため、十分な金属シリサイド層を形成
することは難かしく、良好なオーム性接触は得られない
。また、１Ｍ、極拡散防止層は、一般に高比抵抗であり
、寄生抵抗として働く。その結果、ＯＮ［流を増加させ
ることには限界があった。
本発明の目的は、上記従来技術の問題点を解決して、０
２２％流を増加させることなく、ＯＮ［流が増加したＴ
ＰＴを得ることである。
２２％流を増加させることなく、ＯＮ［流が増加したＴ
ＰＴを得ることである。
本発明によるＴＦ”Ｉ’は、基板上に、ゲート′ＩＰｃ
極と、ゲート絶縁膜と、半導体活性層と、ソース電極と
、ドレイン電極とを備え、前記半導体活性層上に縮退ド
ープしたｎ土層と、金属クリサイド層を介して、前記ソ
ース電極および前記ドレイン電極が形成され、前記半導
体活性層上のソース電極とドレイン電極の間には、金属
シリサイド層形成マスクを形成していることを特徴とす
る。
極と、ゲート絶縁膜と、半導体活性層と、ソース電極と
、ドレイン電極とを備え、前記半導体活性層上に縮退ド
ープしたｎ土層と、金属クリサイド層を介して、前記ソ
ース電極および前記ドレイン電極が形成され、前記半導
体活性層上のソース電極とドレイン電極の間には、金属
シリサイド層形成マスクを形成していることを特徴とす
る。
また、本発明によるＴＰＴの製造方法は、基板上にゲー
ト電極と、ゲート絶縁膜と、半導体活性層と、金属シリ
サイド層形成マスクと、縮退ドープしたｎ土層と、電極
拡散防止層を順次積層した後、ランプアニールを施すこ
とにより、前記半導体活性層に対してはその耐熱温度を
上回ることなしに、前記一層と前記電極拡散防止層のみ
を局部的に加熱して金属シリサイド層を形成し、ソース
電極とドレイン電極を形成することを特徴とする。
ト電極と、ゲート絶縁膜と、半導体活性層と、金属シリ
サイド層形成マスクと、縮退ドープしたｎ土層と、電極
拡散防止層を順次積層した後、ランプアニールを施すこ
とにより、前記半導体活性層に対してはその耐熱温度を
上回ることなしに、前記一層と前記電極拡散防止層のみ
を局部的に加熱して金属シリサイド層を形成し、ソース
電極とドレイン電極を形成することを特徴とする。
′に極拡散防止層は、ｎ土層と反応して低抵抗の金属シ
リサイドを形成するＴｉ、Ｍｏ、Ｐｔ、Ｃｒなどが好ま
しい。但し、これらの金属に限定されるものではない。
リサイドを形成するＴｉ、Ｍｏ、Ｐｔ、Ｃｒなどが好ま
しい。但し、これらの金属に限定されるものではない。
このように本発明では、ランプアニールにより半導体活
性層に影＃を与えることなく、ｎ土層と電極拡散防止層
の間で金属シリサイド層を十分に形成することにより、
良好なオーム性接触が得られ、且つ金属シリサイド層と
ならなかった未反応金属を取除くことにより低抵抗が得
られ、ＯＮ電流を増加できる。
性層に影＃を与えることなく、ｎ土層と電極拡散防止層
の間で金属シリサイド層を十分に形成することにより、
良好なオーム性接触が得られ、且つ金属シリサイド層と
ならなかった未反応金属を取除くことにより低抵抗が得
られ、ＯＮ電流を増加できる。
ざらに、該金属シリサイド層は、後工程の熱処理やＴＰ
Ｔの高温動作時におけるソース電極・ドレイン電極の電
極金属がｎ土層へ拡散しＴＰＴ特性を劣化させることを
防ぐ。
Ｔの高温動作時におけるソース電極・ドレイン電極の電
極金属がｎ土層へ拡散しＴＰＴ特性を劣化させることを
防ぐ。
また、半導体活性層上の金属シリサイド層形成マスクと
して、プラズマＣＶＤで形成できる、例えばＳ ’ Ｉ
−ＸＮＸ％Ｓｉへなどを使用すれば、それらはプラズマ
ＣＶＤにおいて、半導体活性層上に一度も大気に晒され
ることなく連続して堆積されることから、半導体活性層
を汚染や損傷から守るバクシーベージ冒ン膜としての役
目も果たしている。
して、プラズマＣＶＤで形成できる、例えばＳ ’ Ｉ
−ＸＮＸ％Ｓｉへなどを使用すれば、それらはプラズマ
ＣＶＤにおいて、半導体活性層上に一度も大気に晒され
ることなく連続して堆積されることから、半導体活性層
を汚染や損傷から守るバクシーベージ冒ン膜としての役
目も果たしている。
ざらに辿光膜として、光照射時の０ＦＦｔ流の増加を抑
えることができる。
えることができる。
第１図は本発明によるＴＦＴの一実施例を示す断面図、
第２図は本発明による’ｌ’ Ｆ Ｔ Ｏ）製造方法の
一実施例を説明する図であり、（ａ）〜（ｄ）は工程順
に示したＴＰＴの断面図である。
第２図は本発明による’ｌ’ Ｆ Ｔ Ｏ）製造方法の
一実施例を説明する図であり、（ａ）〜（ｄ）は工程順
に示したＴＰＴの断面図である。
第１図において、この’ｌ’ Ｆ Ｔは、ガラス基板１
の上にゲート電極２が設けられ、ざらにゲート絶縁膜３
、半導体活性層４、金属シリサイド層形成マスク１３が
順次積層されている。そして半導体活性層４上に、ｎ十
層７と金属シリサイド層１１を介してソース１！極５が
形成され、且つｎ十層８と金属シリサイド層１２を介し
てドレイン電極６が形成されている。
の上にゲート電極２が設けられ、ざらにゲート絶縁膜３
、半導体活性層４、金属シリサイド層形成マスク１３が
順次積層されている。そして半導体活性層４上に、ｎ十
層７と金属シリサイド層１１を介してソース１！極５が
形成され、且つｎ十層８と金属シリサイド層１２を介し
てドレイン電極６が形成されている。
このＴＰＴの製造方法について順次工程を説明すると、
先ず第２図（ａ）に示すように、ガラス基板１の上にあ
らかじめ通常のホトリソエツチングにより金属八個のゲ
ート電極２を形成する。そして、その上にプラズマＣＶ
ＤによりＳｉ、−ｘＮｘ：Ｈのゲート絶縁膜３を３００
０又、非晶質シリコンの半導体活性層４を４０００Ｘ、
金属シリサイド層形成マスクとしてＳ ｉ 、−ｘＮｘ
：Ｈｆ ３０００λ連続して積層する。その後、全面
にレジストを塗布し、ホトリソグラフィにより金属シリ
サイド層形成マスク以外の部分上にあるレジストヲ除去
し、ＣＦ、による反応性イオンエツチングにより金属シ
リサイド層形成マスク以外の８ｉ１−ｘＮｘ：Ｈを除去
する。次に再度全面にレジストを塗布し、ホトリソグラ
フィによりＴＰＴ構成部以外のレジストを除去し、ＣＦ
、による反応性イオンエツチングでＴＰＴ構成部以外の
ゲート絶縁膜３、半導体活性Ｒ４４を除去する。次に再
びプラズマＣＶＤによりｎ土層を全面に堆積し、前記と
同様にしてホトリソグラフィと反応性イオンエツチング
により第２図（ｂ）に示すようにｎ十層７．８を形成す
る。次にｉＫ電極拡散防止層して金属ｌ１ｌｉを全面に
蒸着し、ランプアニールを施こして第２図（Ｃ）に示す
ようにｒｌＴｉ Ｓｉ２の金属シリサイド層１１．１２
を形成する。金属シリサイド層１】、１２は、半導体活
性層４とｎ十層７．８が前記Ｔｉ １４と接している部
分にのみ形成される。ランプアニールは半導体活性層に
影響を与えないような加熱条件で行われる。非晶質シリ
コンは結晶シリコンに比べて膜中に未結合手が多いため
比較的低温でもＴｉＳｉ、を形成することができる。次
にＡｔを全面に蒸着しホトリソグラフィとエツチングに
より第２図（ｄ）のようにソース電極５、ドレイン電極
６を形成する。
先ず第２図（ａ）に示すように、ガラス基板１の上にあ
らかじめ通常のホトリソエツチングにより金属八個のゲ
ート電極２を形成する。そして、その上にプラズマＣＶ
ＤによりＳｉ、−ｘＮｘ：Ｈのゲート絶縁膜３を３００
０又、非晶質シリコンの半導体活性層４を４０００Ｘ、
金属シリサイド層形成マスクとしてＳ ｉ 、−ｘＮｘ
：Ｈｆ ３０００λ連続して積層する。その後、全面
にレジストを塗布し、ホトリソグラフィにより金属シリ
サイド層形成マスク以外の部分上にあるレジストヲ除去
し、ＣＦ、による反応性イオンエツチングにより金属シ
リサイド層形成マスク以外の８ｉ１−ｘＮｘ：Ｈを除去
する。次に再度全面にレジストを塗布し、ホトリソグラ
フィによりＴＰＴ構成部以外のレジストを除去し、ＣＦ
、による反応性イオンエツチングでＴＰＴ構成部以外の
ゲート絶縁膜３、半導体活性Ｒ４４を除去する。次に再
びプラズマＣＶＤによりｎ土層を全面に堆積し、前記と
同様にしてホトリソグラフィと反応性イオンエツチング
により第２図（ｂ）に示すようにｎ十層７．８を形成す
る。次にｉＫ電極拡散防止層して金属ｌ１ｌｉを全面に
蒸着し、ランプアニールを施こして第２図（Ｃ）に示す
ようにｒｌＴｉ Ｓｉ２の金属シリサイド層１１．１２
を形成する。金属シリサイド層１】、１２は、半導体活
性層４とｎ十層７．８が前記Ｔｉ １４と接している部
分にのみ形成される。ランプアニールは半導体活性層に
影響を与えないような加熱条件で行われる。非晶質シリ
コンは結晶シリコンに比べて膜中に未結合手が多いため
比較的低温でもＴｉＳｉ、を形成することができる。次
にＡｔを全面に蒸着しホトリソグラフィとエツチングに
より第２図（ｄ）のようにソース電極５、ドレイン電極
６を形成する。
以上説明したように、本発明によればｎ土層と電極拡散
防止層にランプアニールを施こし、耐熱温度の低い非晶
質シリコンから成る半導体活性層に影響を与えることな
く局部的に加熱し、金属シリサイド層を形成し、未反応
金属をエツチングして取り除くことにより、良好なオー
ム性接触と低抵抗が得られＯＦＦｇ流を増加することな
く、ＯＮ電流を増加することができる。
防止層にランプアニールを施こし、耐熱温度の低い非晶
質シリコンから成る半導体活性層に影響を与えることな
く局部的に加熱し、金属シリサイド層を形成し、未反応
金属をエツチングして取り除くことにより、良好なオー
ム性接触と低抵抗が得られＯＦＦｇ流を増加することな
く、ＯＮ電流を増加することができる。
第１図は本発明の薄膜トランジスタの一実施例を示す断
面図、第２図は本発明による薄膜トランジスタの製造方
法を説明する図で、第２図（ａｌ、（ｂ）、（Ｃｌ、
（ｄ）は工程順に示した薄膜トランジスタの断面図、第
３図は従来の薄膜トランジスタの一例を示す断面図、第
４図は従来の薄膜トランジスタの他の例を示す断面図で
ある。 １・・・ガラス基板 ２・・・ゲー）［極 ３・・・ゲート絶縁膜 ４・・・半導体活性層 ５・・・ソース電極 ６・・・ドレイン電極 ７．８・・・ｎ土層 ９．１０．１４・・・電極拡散防止層 １１．１２・・・金属シリサイド層 １３・・・金属シリサイド層形成マスク特許出願人 ア
ルプス電気株式会社 第 １ 図 第 ２１ａ １ス
面図、第２図は本発明による薄膜トランジスタの製造方
法を説明する図で、第２図（ａｌ、（ｂ）、（Ｃｌ、
（ｄ）は工程順に示した薄膜トランジスタの断面図、第
３図は従来の薄膜トランジスタの一例を示す断面図、第
４図は従来の薄膜トランジスタの他の例を示す断面図で
ある。 １・・・ガラス基板 ２・・・ゲー）［極 ３・・・ゲート絶縁膜 ４・・・半導体活性層 ５・・・ソース電極 ６・・・ドレイン電極 ７．８・・・ｎ土層 ９．１０．１４・・・電極拡散防止層 １１．１２・・・金属シリサイド層 １３・・・金属シリサイド層形成マスク特許出願人 ア
ルプス電気株式会社 第 １ 図 第 ２１ａ １ス
Claims (2)
- （１）基板上にゲート電極と、ゲート絶縁膜と、非晶質
シリコンからなる半導体活性層と、ソース電極と、ドレ
イン電極とを備え、前記半導体活性層上に縮退ドープし
たｎ＾＋層と、金属シリサイド層を介して前記ソース電
極と前記ドレイン電極が形成され、金属シリサイド層形
成マスクが半導体活性層上のソース電極とドレイン電極
との間に介在していることを特徴とする非晶質シリコン
薄膜トランジスタ。 - （２）基板上にゲート電極と、ゲート絶縁膜と、非晶質
シリコンから成る半導体活性層と、金属シリサイド層形
成マスクと、縮退ドープしたｎ＾＋層と、電極拡散防止
層と順次積層し、ランプアニールを施こし、金属シリサ
イド層を形成したのち、ソース電極と、ドレイン電極を
形成することを特徴とする非晶質シリコン薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1452886A JPS62172761A (ja) | 1986-01-24 | 1986-01-24 | 非晶質シリコン薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1452886A JPS62172761A (ja) | 1986-01-24 | 1986-01-24 | 非晶質シリコン薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62172761A true JPS62172761A (ja) | 1987-07-29 |
Family
ID=11863634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1452886A Pending JPS62172761A (ja) | 1986-01-24 | 1986-01-24 | 非晶質シリコン薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62172761A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450567A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Thin film transistor and manufacture thereof |
| JPH01117067A (ja) * | 1987-10-30 | 1989-05-09 | Toshiba Corp | 薄膜素子 |
| JPH0449625A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 薄膜トランジスタの製造方法 |
| US5943559A (en) * | 1997-06-23 | 1999-08-24 | Nec Corporation | Method for manufacturing liquid crystal display apparatus with drain/source silicide electrodes made by sputtering process |
| JP2012064953A (ja) * | 2003-03-20 | 2012-03-29 | Toshiba Mobile Display Co Ltd | 配線の形成方法及びその配線を有する表示装置の形成方法 |
| US8436355B2 (en) | 2007-11-14 | 2013-05-07 | Panasonic Corporation | Thin-film transistor, manufacturing method therefor, and electronic device using a thin-film transistor |
-
1986
- 1986-01-24 JP JP1452886A patent/JPS62172761A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450567A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Thin film transistor and manufacture thereof |
| JPH01117067A (ja) * | 1987-10-30 | 1989-05-09 | Toshiba Corp | 薄膜素子 |
| JPH0449625A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 薄膜トランジスタの製造方法 |
| US5943559A (en) * | 1997-06-23 | 1999-08-24 | Nec Corporation | Method for manufacturing liquid crystal display apparatus with drain/source silicide electrodes made by sputtering process |
| JP2012064953A (ja) * | 2003-03-20 | 2012-03-29 | Toshiba Mobile Display Co Ltd | 配線の形成方法及びその配線を有する表示装置の形成方法 |
| US8436355B2 (en) | 2007-11-14 | 2013-05-07 | Panasonic Corporation | Thin-film transistor, manufacturing method therefor, and electronic device using a thin-film transistor |
| JP5284978B2 (ja) * | 2007-11-14 | 2013-09-11 | パナソニック株式会社 | 薄膜トランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2814319B2 (ja) | 液晶表示装置及びその製造方法 | |
| JPS62259471A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0334434A (ja) | 薄膜半導体装置及びその製造方法 | |
| JPS62205664A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0242419A (ja) | 半導体装置およびその製造方法 | |
| JPS62172761A (ja) | 非晶質シリコン薄膜トランジスタおよびその製造方法 | |
| JP2001093853A (ja) | 半導体装置および半導体装置の製造方法 | |
| TW200412673A (en) | Buffer layer capable of increasing electron mobility and thin film transistor having the buffer layer | |
| JPH04184424A (ja) | 表示装置とその製法 | |
| JP2805035B2 (ja) | 薄膜トランジスタ | |
| JPH0543095B2 (ja) | ||
| JPS628570A (ja) | 薄膜トランジスタの製造方法 | |
| JPS6269680A (ja) | 薄膜トランジスタの製造方法 | |
| JP2709376B2 (ja) | 非単結晶半導体の作製方法 | |
| JPH043469A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH04240733A (ja) | 薄膜トランジスタの製造方法 | |
| JPH07263704A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH10177968A (ja) | 薄膜素子、薄膜素子の形成方法、薄膜トランジスタの製造方法及び液晶表示装置の製造方法 | |
| JP2003060210A (ja) | 薄膜半導体装置及びその製造方法 | |
| JPH04328872A (ja) | 多結晶薄膜トランジスタの製造方法及び多結晶薄膜トランジスタ | |
| JPH07193252A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH09213962A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH05315360A (ja) | 薄膜トランジスタの製造方法 | |
| KR0156215B1 (ko) | 완전 자기정렬형 박막트랜지스터 및 그 제조방법 | |
| JPS63172469A (ja) | 薄膜トランジスタ |