JPH0449625A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0449625A JPH0449625A JP16011590A JP16011590A JPH0449625A JP H0449625 A JPH0449625 A JP H0449625A JP 16011590 A JP16011590 A JP 16011590A JP 16011590 A JP16011590 A JP 16011590A JP H0449625 A JPH0449625 A JP H0449625A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁性基板上に段差の小さい薄膜トランジス
タを高歩留まりで製造する技術に関するものである。
タを高歩留まりで製造する技術に関するものである。
近年、ガラス基板上に薄膜能動デバイスをつくりこむ技
術は、大面積透過型液晶デイスプレィや密着型イメージ
センサ等を初めとする各所に応用がめざされ、研究が活
発化している。そのなかでも多結晶シリコン薄膜トラン
ジスタは周辺駆動回路も一体化した全薄膜化デバイスを
作製できる最も有望なデバイスとして注目を集めている
。このような薄膜トランジスタの構造としては、大きく
はブレーナ構造とスタガ構造に分かれる。環スタガ構造
はプレーナ構造に比べ簡単なプロセスで製造可能という
利点がある。従来の環スタガ構造のトランジスタの構造
および製造方法は第４図に示す通りである。ガラス基板
１０１上に、ソース・ドレイン用のドープ多結晶シリコ
ン層２０１を成膜し、ソース・トレイン領域にパターン
化する。
術は、大面積透過型液晶デイスプレィや密着型イメージ
センサ等を初めとする各所に応用がめざされ、研究が活
発化している。そのなかでも多結晶シリコン薄膜トラン
ジスタは周辺駆動回路も一体化した全薄膜化デバイスを
作製できる最も有望なデバイスとして注目を集めている
。このような薄膜トランジスタの構造としては、大きく
はブレーナ構造とスタガ構造に分かれる。環スタガ構造
はプレーナ構造に比べ簡単なプロセスで製造可能という
利点がある。従来の環スタガ構造のトランジスタの構造
および製造方法は第４図に示す通りである。ガラス基板
１０１上に、ソース・ドレイン用のドープ多結晶シリコ
ン層２０１を成膜し、ソース・トレイン領域にパターン
化する。
ここで配線抵抗を下げるためには、シリサイドや高融点
金属との多層膜を用いる事もできる。この上部に活性層
多結晶シリコン層５０１を成膜し、アイランドパターン
形成を行う、さらにこの上部にゲート絶縁膜６０１を形
成し、次いでゲート電極メタル７０１を成膜し電極パタ
ーン１２を形成し薄膜トランジスタを完成させる。この
ようにこの薄膜トランジスタはイオン注入等のドーピン
グプロセスを必要とせず、しかもソース・トレイン用の
低抵抗多結晶シリコンと電極メタルとで２層配線が可能
なと利点が多い。
金属との多層膜を用いる事もできる。この上部に活性層
多結晶シリコン層５０１を成膜し、アイランドパターン
形成を行う、さらにこの上部にゲート絶縁膜６０１を形
成し、次いでゲート電極メタル７０１を成膜し電極パタ
ーン１２を形成し薄膜トランジスタを完成させる。この
ようにこの薄膜トランジスタはイオン注入等のドーピン
グプロセスを必要とせず、しかもソース・トレイン用の
低抵抗多結晶シリコンと電極メタルとで２層配線が可能
なと利点が多い。
このような薄膜トランジスタを用いて、例えば液晶デイ
スプレィ等の機能デバイスを作製する場合、薄膜トラン
ジスタによる基板の段差は重要な問題である。段差によ
る上部配線層の断線が起こりやすくなるだけでなく、液
晶デイスプレィ等では液晶の配向性に影響してくる。す
なわち基板の凹凸（段差）が大きい場合その基板上に形
成する液晶の配向が困難であると言う欠点を有していた
。
スプレィ等の機能デバイスを作製する場合、薄膜トラン
ジスタによる基板の段差は重要な問題である。段差によ
る上部配線層の断線が起こりやすくなるだけでなく、液
晶デイスプレィ等では液晶の配向性に影響してくる。す
なわち基板の凹凸（段差）が大きい場合その基板上に形
成する液晶の配向が困難であると言う欠点を有していた
。
この発明の要旨とするところは、第１に、絶縁性基板上
に設けられた低抵抗ソース・ドレイン電極層とその上部
に形成された薄膜半導体活性層と、薄膜半導体活性層を
おおうように形成されたゲート絶縁膜と、ゲート絶縁膜
上に形成された電極メタル層とより構成される順スタガ
型薄膜トランジスタにおいて、前記ソース・ドレイン電
極を絶縁性基板に埋め込んだ構造としたことを特徴とす
る多結晶シリコン薄膜トランジスタを提供することにあ
る。第２に、絶縁性基板上に高融点金属膜を成膜し、該
高融点金属膜上部に高融点金属シリサイド膜、ドープ多
結晶シリコン膜を成膜し、前記高融点金属シリサイド層
及びドープ多結晶シリコン層をソースドレイン電極構造
にパターン化する工程と、前記高融点金属シリサイド層
をマスクとして高融点金属層を選択的に酸化させ、透明
酸化金属膜に変化させる工程と、ノンドープ多結晶シリ
コン膜を成膜しアイランド化する工程と、ノンドープ多
結晶シリコン膜を覆ってゲート絶縁膜を形成する工程と
、ゲート絶縁膜上に電極層を形成する工程とを有するこ
とを特徴とする薄膜トランジスタの製造方法を提供する
ことにある。第３に、絶縁性基板上にレジスト膜をソー
ス・ドレイン電極のネガパターンにパターン化し、絶縁
性基板をエツチングする工程と、その上部に高融点金属
膜、高融点金属シリサイド膜、ドープ多結晶シリコン膜
を成膜し、前記レジスト膜及びその上に堆積された高融
点金属層／高融点金属シリサイド層／ドープ多結晶シリ
コン層をリフトオフ法により除去する工程と、ノンドー
プ多結晶シリコン膜を成膜しアイランド化する工程と、
ノンドープ多結晶シリコン膜を覆ってゲート絶縁膜を形
成する工程と、電極層を形成する工程を有することを特
徴とする薄膜トランジスタの製造方法を提供することに
ある。
に設けられた低抵抗ソース・ドレイン電極層とその上部
に形成された薄膜半導体活性層と、薄膜半導体活性層を
おおうように形成されたゲート絶縁膜と、ゲート絶縁膜
上に形成された電極メタル層とより構成される順スタガ
型薄膜トランジスタにおいて、前記ソース・ドレイン電
極を絶縁性基板に埋め込んだ構造としたことを特徴とす
る多結晶シリコン薄膜トランジスタを提供することにあ
る。第２に、絶縁性基板上に高融点金属膜を成膜し、該
高融点金属膜上部に高融点金属シリサイド膜、ドープ多
結晶シリコン膜を成膜し、前記高融点金属シリサイド層
及びドープ多結晶シリコン層をソースドレイン電極構造
にパターン化する工程と、前記高融点金属シリサイド層
をマスクとして高融点金属層を選択的に酸化させ、透明
酸化金属膜に変化させる工程と、ノンドープ多結晶シリ
コン膜を成膜しアイランド化する工程と、ノンドープ多
結晶シリコン膜を覆ってゲート絶縁膜を形成する工程と
、ゲート絶縁膜上に電極層を形成する工程とを有するこ
とを特徴とする薄膜トランジスタの製造方法を提供する
ことにある。第３に、絶縁性基板上にレジスト膜をソー
ス・ドレイン電極のネガパターンにパターン化し、絶縁
性基板をエツチングする工程と、その上部に高融点金属
膜、高融点金属シリサイド膜、ドープ多結晶シリコン膜
を成膜し、前記レジスト膜及びその上に堆積された高融
点金属層／高融点金属シリサイド層／ドープ多結晶シリ
コン層をリフトオフ法により除去する工程と、ノンドー
プ多結晶シリコン膜を成膜しアイランド化する工程と、
ノンドープ多結晶シリコン膜を覆ってゲート絶縁膜を形
成する工程と、電極層を形成する工程を有することを特
徴とする薄膜トランジスタの製造方法を提供することに
ある。
デバイス最上層部の段差は第１層の膜厚が大きく影響し
てくる。一般に眉間絶縁膜の膜厚は少なくともその下層
段差膜厚以上の膜厚が必要とされている。そしてこの眉
間絶縁膜にコンタクトホールを形成し、コンタクトを得
るためには上層配線層の膜厚はこの眉間絶縁膜の倍程度
の膜厚を採用するのが通常である。このように上層の膜
厚は下層の膜厚より大きくなって行くため、第１層の膜
厚が大きければ、最上層の段差は相乗的に大きくなって
しまう、この為、第１層の膜厚をできるだけ薄くする事
はデバイスの平坦化に有効である。
てくる。一般に眉間絶縁膜の膜厚は少なくともその下層
段差膜厚以上の膜厚が必要とされている。そしてこの眉
間絶縁膜にコンタクトホールを形成し、コンタクトを得
るためには上層配線層の膜厚はこの眉間絶縁膜の倍程度
の膜厚を採用するのが通常である。このように上層の膜
厚は下層の膜厚より大きくなって行くため、第１層の膜
厚が大きければ、最上層の段差は相乗的に大きくなって
しまう、この為、第１層の膜厚をできるだけ薄くする事
はデバイスの平坦化に有効である。
順スタガ型の薄膜トランジスタの場合、活性層の膜厚は
５００八以下と非常に薄くできる為、最下層のソース・
ドレイン電極による段差を少なくすれば全体の段差は格
段に改善できる。この第１層を平坦化する方法として本
発明は次の方法を採用した。
５００八以下と非常に薄くできる為、最下層のソース・
ドレイン電極による段差を少なくすれば全体の段差は格
段に改善できる。この第１層を平坦化する方法として本
発明は次の方法を採用した。
第１の方法は配線材料となる金属層を全面に形成し、配
線となる部分のみ金属として残し、他の部分を選択的に
酸化して光透過性の絶縁物に変換させる方法である。タ
ンタル、モリブデン等の高融点金属は酸素雰囲気中６０
０℃程度で酸化され、光透過性の絶縁物に変化する。こ
れを用いてデバイスの平坦化プロセスが行なえる。まず
金属を成膜しこの上部にシリサイド層等を成膜しこのシ
リサイド層をソース・ドレイン電極のパターンにパター
ン化し、このシリサイド層をマスクとして酸素雰囲気に
おいて金属層を酸化させる。このときタンタル、モリブ
デン等の金属の酸化物は光透過性に優れしかも絶縁物と
なる。この結果シリサイド層の下部のみに金属層が残り
他の部位は絶縁性透明基板となる。しかも金属層はこの
絶縁性基板に埋め込まれた形になるため、平坦化プロセ
スも同時に行える。この結果デバイスの平坦度は従来に
比べ格段に向上する。
線となる部分のみ金属として残し、他の部分を選択的に
酸化して光透過性の絶縁物に変換させる方法である。タ
ンタル、モリブデン等の高融点金属は酸素雰囲気中６０
０℃程度で酸化され、光透過性の絶縁物に変化する。こ
れを用いてデバイスの平坦化プロセスが行なえる。まず
金属を成膜しこの上部にシリサイド層等を成膜しこのシ
リサイド層をソース・ドレイン電極のパターンにパター
ン化し、このシリサイド層をマスクとして酸素雰囲気に
おいて金属層を酸化させる。このときタンタル、モリブ
デン等の金属の酸化物は光透過性に優れしかも絶縁物と
なる。この結果シリサイド層の下部のみに金属層が残り
他の部位は絶縁性透明基板となる。しかも金属層はこの
絶縁性基板に埋め込まれた形になるため、平坦化プロセ
スも同時に行える。この結果デバイスの平坦度は従来に
比べ格段に向上する。
第２の方法はあらかじめ絶縁性基板をエツチングし、こ
のエツチングされた部分に自己整合的に配線層を形成す
る方法である。レジストパターンを形成し、基板をエツ
チングした後、スパッタ法により金属膜、シリサイド膜
、ドープ多結晶シリコン膜を成膜し、リフトオフ法によ
りレジスト及びその上部の膜を除去する。自己整合的に
配線層を基板に形成した溝に形成できる。このとき、予
め基板をエツチングする深さを配線層膜厚と同じにする
事により平坦化が可能である。
のエツチングされた部分に自己整合的に配線層を形成す
る方法である。レジストパターンを形成し、基板をエツ
チングした後、スパッタ法により金属膜、シリサイド膜
、ドープ多結晶シリコン膜を成膜し、リフトオフ法によ
りレジスト及びその上部の膜を除去する。自己整合的に
配線層を基板に形成した溝に形成できる。このとき、予
め基板をエツチングする深さを配線層膜厚と同じにする
事により平坦化が可能である。
以下添付の図面に示す実施例により発明の詳細な説明す
る。第１図は本発明の実施例を示す構造図である。第１
図に示すように、ソース・ドレイン電極を絶縁基板１０
１に埋め込んだ結果、その上部に形成する活性層となる
多結晶シリコン層を５００Ａ以下の膜厚にでき、ゲート
絶縁膜６０１も１００ＯＡ以下にでき、最上部の配線電
極層は少なくとも１５００Ａ以下にできるため、最上層
での段差は最大で２０００Ａ以下と非常に平坦性に優れ
たマトリックス基板が実現可能となった。
る。第１図は本発明の実施例を示す構造図である。第１
図に示すように、ソース・ドレイン電極を絶縁基板１０
１に埋め込んだ結果、その上部に形成する活性層となる
多結晶シリコン層を５００Ａ以下の膜厚にでき、ゲート
絶縁膜６０１も１００ＯＡ以下にでき、最上部の配線電
極層は少なくとも１５００Ａ以下にできるため、最上層
での段差は最大で２０００Ａ以下と非常に平坦性に優れ
たマトリックス基板が実現可能となった。
第２図（ａ）〜（ｅ）は本発明の一実施例を示す製造工
程図である。第２図（ａ）に示すように、ガラス基板１
０１の表面にソース・ドレイン領域を形成する金属層２
０１を形成した。この上部に金属シリサイド層３０１を
３００Ａ、ドープ結晶シリコン層４０１を３０ＯＡ成膜
して、シリサイド／多結晶シリコン２層をソース・ドレ
イン電極形状にパターン化した（第２図（ｂ））、次に
この基板を酸素雰囲気中６００℃で３０分１いたところ
、シリサイド／多結晶シリコン層でおおわれたところ以
外の金属層は酸化され、光透過性の絶縁膜（金属酸化膜
２０２）に変化した。このときシリサイド／シリコン層
は超薄膜であることと、酸化したとき金属膜厚の増加の
ため、第２図（ｃ）に示すようにシリサイド／多結晶シ
リコン層は絶縁基板中に埋め込まれた構造となった。ま
たここで中間のシリサイド層は金属の上唇こ多結晶シリ
コンをＣＶＤ法により成膜する時に酸化を防ぐためのバ
リア層として用いた０次に活性層である多結晶シリコン
層５０１を成膜しアイランド化した（第２図（ｄ））、
ゲート絶縁膜６０１を成膜し、金属層７０１を形成し電
極パターンを形成した（第２図（ｅ））、この方法によ
り簡単な工程で、第１図に示すような、段差の小さいト
ランジスタが作製でき、良好な特性を得ることができた
。ここで第１層の金属材料としては今回タンタル、ある
いはモリブデンを用いたが、他にも同様に透明酸化金属
膜が作製可能な物質であれば適応可能である。
程図である。第２図（ａ）に示すように、ガラス基板１
０１の表面にソース・ドレイン領域を形成する金属層２
０１を形成した。この上部に金属シリサイド層３０１を
３００Ａ、ドープ結晶シリコン層４０１を３０ＯＡ成膜
して、シリサイド／多結晶シリコン２層をソース・ドレ
イン電極形状にパターン化した（第２図（ｂ））、次に
この基板を酸素雰囲気中６００℃で３０分１いたところ
、シリサイド／多結晶シリコン層でおおわれたところ以
外の金属層は酸化され、光透過性の絶縁膜（金属酸化膜
２０２）に変化した。このときシリサイド／シリコン層
は超薄膜であることと、酸化したとき金属膜厚の増加の
ため、第２図（ｃ）に示すようにシリサイド／多結晶シ
リコン層は絶縁基板中に埋め込まれた構造となった。ま
たここで中間のシリサイド層は金属の上唇こ多結晶シリ
コンをＣＶＤ法により成膜する時に酸化を防ぐためのバ
リア層として用いた０次に活性層である多結晶シリコン
層５０１を成膜しアイランド化した（第２図（ｄ））、
ゲート絶縁膜６０１を成膜し、金属層７０１を形成し電
極パターンを形成した（第２図（ｅ））、この方法によ
り簡単な工程で、第１図に示すような、段差の小さいト
ランジスタが作製でき、良好な特性を得ることができた
。ここで第１層の金属材料としては今回タンタル、ある
いはモリブデンを用いたが、他にも同様に透明酸化金属
膜が作製可能な物質であれば適応可能である。
第３図（ａ）〜（ｄ）は本発明のもう１つの実施例を示
す製造工程図である。第３図（ａ＞に示すように、ガラ
ス基板１０１の表面にソース・ドレイン電極パターンの
ネガパターンレジスト８０１を形成した。ドライエツチ
ングにより絶縁性基板１０１をエツチングした０次いで
、第３図（ｂ）に示すように、金属層２０１、金属シリ
サイド層３０１を３０ＯＡ、ドープ結晶シリコン層４０
１を３００Ａ、すべてスパッタ法により順次成膜した。
す製造工程図である。第３図（ａ＞に示すように、ガラ
ス基板１０１の表面にソース・ドレイン電極パターンの
ネガパターンレジスト８０１を形成した。ドライエツチ
ングにより絶縁性基板１０１をエツチングした０次いで
、第３図（ｂ）に示すように、金属層２０１、金属シリ
サイド層３０１を３０ＯＡ、ドープ結晶シリコン層４０
１を３００Ａ、すべてスパッタ法により順次成膜した。
このとき基板温度は常に１００℃以下に保ち成膜を行っ
た０次にリフトオフ法によりレジスト及びその上部に堆
積した金属層２０１、金属シリサイド層、ドープ多結晶
シリコン層を除去した。レジスト膜厚（２μｍ）に比べ
堆積した層の膜厚（０，２μｍ）が小さいなめと、剥離
液でレジスト除去した後ブラッシングをかける事によっ
て全面に良好にリフトオフが行えた。この結果、第３図
（ｃ）に示すように、自己整合的にエツチング形状に配
線パターンを合わせる事ができ、ソース・トレインの配
線層は絶縁基板中に埋め込まれた構造となった０次に、
第３図（ｄ）に示すように、活性層であるノンドープ多
結晶シリコン膜５０１を成膜し、アイランド化し、次い
で、ゲート絶縁膜６０１を成膜し、この上に金属層６０
１を形成し電極パターンを形成した。この方法により第
１図に示すような、段差の小さい薄膜トランジスタが作
製でき、良好な特性を得ることができた。
た０次にリフトオフ法によりレジスト及びその上部に堆
積した金属層２０１、金属シリサイド層、ドープ多結晶
シリコン層を除去した。レジスト膜厚（２μｍ）に比べ
堆積した層の膜厚（０，２μｍ）が小さいなめと、剥離
液でレジスト除去した後ブラッシングをかける事によっ
て全面に良好にリフトオフが行えた。この結果、第３図
（ｃ）に示すように、自己整合的にエツチング形状に配
線パターンを合わせる事ができ、ソース・トレインの配
線層は絶縁基板中に埋め込まれた構造となった０次に、
第３図（ｄ）に示すように、活性層であるノンドープ多
結晶シリコン膜５０１を成膜し、アイランド化し、次い
で、ゲート絶縁膜６０１を成膜し、この上に金属層６０
１を形成し電極パターンを形成した。この方法により第
１図に示すような、段差の小さい薄膜トランジスタが作
製でき、良好な特性を得ることができた。
以上詳述したように、本発明により凹凸（段差）の少な
い多結晶シリコン薄膜トランジスタが簡単な工程で再現
性よく製作できた。
い多結晶シリコン薄膜トランジスタが簡単な工程で再現
性よく製作できた。
第１図は本発明の実施例を示す構造図、第２図、第３図
は本発明の実施例を示す製造工程図、第４図は従来の多
結晶薄膜トランジスタの構造を示す図である。 １０１・・・ガラス基板、２０１・・・高融点金属層、
２０２・・・金属酸化膜、３０１・・・金属シリサイド
層、４０１・・・ドープ多結晶シリコン層（ソース・ト
レイン領域）、５０１・・・ノンドープ多結晶シリコン
薄膜（活性層）、６０１・・・ゲート絶縁膜、７０１・
・・ゲート電極層、８０１・・・レジスト。 男１図
は本発明の実施例を示す製造工程図、第４図は従来の多
結晶薄膜トランジスタの構造を示す図である。 １０１・・・ガラス基板、２０１・・・高融点金属層、
２０２・・・金属酸化膜、３０１・・・金属シリサイド
層、４０１・・・ドープ多結晶シリコン層（ソース・ト
レイン領域）、５０１・・・ノンドープ多結晶シリコン
薄膜（活性層）、６０１・・・ゲート絶縁膜、７０１・
・・ゲート電極層、８０１・・・レジスト。 男１図
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板上に設けられたソース・ドレイン電極層
とその上部に形成された薄膜半導体活性層と、前記薄膜
半導体活性層をおおうように形成されたゲート絶縁膜層
と、ゲート絶縁膜層上に形成された電極メタル層とより
構成される順スタガ型薄膜トランジスタにおいて、前記
ソース・ドレイン電極を絶縁性基板に埋め込んだ構造と
したことを特徴とする薄膜トランジスタ。 ２、絶縁性基板上に高融点金属膜を成膜し、該高融点金
属膜上部に高融点金属シリサイド層、ドープ多結晶シリ
コン層を成膜し、前記シリサイド層及び多結晶シリコン
層をソース・ドレイン電極構造にパターン化する工程と
、前記シリサイド層／多結晶シリコン層をマスクとして
該高融点金属膜を酸化して、透明酸化金属膜に変化させ
る工程と、ノンドープ多結晶シリコン層を成膜しアイラ
ンド化する工程と、このノンドープ多結晶シリコン層を
おおうようにゲート絶縁膜を形成する工程と、電極層を
形成する工程とを有することを特徴とする薄膜トランジ
スタの製造方法。 ３、絶縁性基板上にレジスト膜をソース・ドレイン電極
のネガパターンにパターン化し、絶縁性基板をエッチン
グする工程と、その上部に高融点金属膜、高融点金属シ
リサイド膜、ドープ多結晶シリコン膜を順次成膜し、前
記レジスト膜及びその上に堆積された高融点金属層／高
融点金属シリサイド層／ドープ多結晶シリコン層をリフ
トオフ法により除去する工程と、ノンドープ多結晶シリ
コン層を成膜しアイランド化する工程と、ノンドープ多
結晶シリコン層を成膜しアイランド化する工程と、この
ノンドープ多結晶シリコン層をおおうようにゲート絶縁
膜を形成する工程と、電極層を形成する工程を有するこ
とを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160115A JP2757538B2 (ja) | 1990-06-19 | 1990-06-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160115A JP2757538B2 (ja) | 1990-06-19 | 1990-06-19 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0449625A true JPH0449625A (ja) | 1992-02-19 |
| JP2757538B2 JP2757538B2 (ja) | 1998-05-25 |
Family
ID=15708187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160115A Expired - Fee Related JP2757538B2 (ja) | 1990-06-19 | 1990-06-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757538B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006510210A (ja) * | 2002-12-14 | 2006-03-23 | プラスティック ロジック リミテッド | 電子装置 |
| KR100647457B1 (ko) * | 2005-12-09 | 2006-11-23 | 한국전자통신연구원 | 반도체 소자 및 그 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184066A (ja) * | 1984-10-01 | 1986-04-28 | Oki Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS6194366A (ja) * | 1984-10-16 | 1986-05-13 | Toshiba Corp | 薄膜トランジスタ |
| JPS62172761A (ja) * | 1986-01-24 | 1987-07-29 | Alps Electric Co Ltd | 非晶質シリコン薄膜トランジスタおよびその製造方法 |
| JPS6467971A (en) * | 1987-09-08 | 1989-03-14 | Fujitsu Ltd | Thin film transistor |
-
1990
- 1990-06-19 JP JP2160115A patent/JP2757538B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2757538B2 (ja) | 1998-05-25 |
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