JP3032542B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP3032542B2 JP3032542B2 JP2015366A JP1536690A JP3032542B2 JP 3032542 B2 JP3032542 B2 JP 3032542B2 JP 2015366 A JP2015366 A JP 2015366A JP 1536690 A JP1536690 A JP 1536690A JP 3032542 B2 JP3032542 B2 JP 3032542B2
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- polycrystalline
- film
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、液晶ディスプレイ、イメージセンサ等に用
いられる薄膜トランジスタに関し、低温プロセスを用い
る薄膜トランジスタの製造方法に関するものである。
いられる薄膜トランジスタに関し、低温プロセスを用い
る薄膜トランジスタの製造方法に関するものである。
＜従来の技術＞ 液晶ディスプレイ、イメージセンサ等を駆動させる薄
膜トランジスタの製造には、従来ICプロセスと同様のプ
ロセスが用いられてきた。この方法では、結晶化、絶縁
膜の形成、不純物の活性化を1000℃近い高温で行うた
め、基板材料が例えば石英基板等に限定され大面積に形
成することが困難であった。近年、プロセスの低温化の
方法が提案され、アモルファス膜、多結晶膜を形成し、
これを出発材料として低温固相成長、レーザーアニール
等で結晶化させる方法等が検討されている。
膜トランジスタの製造には、従来ICプロセスと同様のプ
ロセスが用いられてきた。この方法では、結晶化、絶縁
膜の形成、不純物の活性化を1000℃近い高温で行うた
め、基板材料が例えば石英基板等に限定され大面積に形
成することが困難であった。近年、プロセスの低温化の
方法が提案され、アモルファス膜、多結晶膜を形成し、
これを出発材料として低温固相成長、レーザーアニール
等で結晶化させる方法等が検討されている。
ところで、薄膜トランジスタは一般に電界効果型トラ
ンジスタであるために、その特性はゲート絶縁層と半導
体層の界面状態に非常に大きく影響される。このため、
従来の高温プロセスでは熱酸化により、ゲート絶縁層と
半導体層の界面を半導体層内部に作り込み界面状態を良
好に保っている。これに対し、低温プロセスでは、ゲー
ト絶縁層も低温で形成する必要があるため上記の熱酸化
法は使えない。そこで、半導体膜を所定の形状に加工し
た後、弗酸等を用いて表面処理を行い、この後スパッ
タ、CVD法等を用いて半導体膜上にゲート絶縁膜を形成
する方法が用いられている。
ンジスタであるために、その特性はゲート絶縁層と半導
体層の界面状態に非常に大きく影響される。このため、
従来の高温プロセスでは熱酸化により、ゲート絶縁層と
半導体層の界面を半導体層内部に作り込み界面状態を良
好に保っている。これに対し、低温プロセスでは、ゲー
ト絶縁層も低温で形成する必要があるため上記の熱酸化
法は使えない。そこで、半導体膜を所定の形状に加工し
た後、弗酸等を用いて表面処理を行い、この後スパッ
タ、CVD法等を用いて半導体膜上にゲート絶縁膜を形成
する方法が用いられている。
＜発明が解決しようとする課題＞ 上記低温プロセスで作製される薄膜トランジスタの特
性向上を図るためには、半導体膜表面を清浄に保ち、こ
の上に絶縁膜を形成することが必要である。しかしなが
ら、従来の弗酸等で表面処理を行う方法では、この際に
用いる弗酸、水等に細心の注意を払ってもNa,K,Al等の
イオンの混入を避けることは困難であった。特に、基板
にガラスを用いる場合にはガラス中の上記イオンが水中
に溶け出すことがあった。このような事から、従来の方
法では界面準位密度、界面固定電荷密度等が十分に低減
されるに至っていなかった。
性向上を図るためには、半導体膜表面を清浄に保ち、こ
の上に絶縁膜を形成することが必要である。しかしなが
ら、従来の弗酸等で表面処理を行う方法では、この際に
用いる弗酸、水等に細心の注意を払ってもNa,K,Al等の
イオンの混入を避けることは困難であった。特に、基板
にガラスを用いる場合にはガラス中の上記イオンが水中
に溶け出すことがあった。このような事から、従来の方
法では界面準位密度、界面固定電荷密度等が十分に低減
されるに至っていなかった。
以上に鑑み、本発明は半導体層とゲート絶縁層との界
面状態の良好な薄膜トランジスタの製造方法を提供する
ことを目的とする。
面状態の良好な薄膜トランジスタの製造方法を提供する
ことを目的とする。
＜課題を解決するための手段＞ 上記目的を達成するために、本発明は、基板上に多結
晶Si薄膜を形成し、該多結晶Si薄膜を大気に晒さずに該
多結晶Si薄膜上にゲート絶縁膜を形成し、さらに該ゲー
ト絶縁膜上に所定形状にパターニングしたゲート電極を
形成し、この後、上記多結晶Si薄膜とゲート絶縁膜を所
定形状にパターニングする薄膜トランジスタの製造方法
であって、該ゲート絶縁膜を形成する前に、該多結晶Si
薄膜を大気に晒さずに該多結晶Si薄膜に紫外光を照射す
ることを特徴とする薄膜トランジスタの製造方法を提供
する。
晶Si薄膜を形成し、該多結晶Si薄膜を大気に晒さずに該
多結晶Si薄膜上にゲート絶縁膜を形成し、さらに該ゲー
ト絶縁膜上に所定形状にパターニングしたゲート電極を
形成し、この後、上記多結晶Si薄膜とゲート絶縁膜を所
定形状にパターニングする薄膜トランジスタの製造方法
であって、該ゲート絶縁膜を形成する前に、該多結晶Si
薄膜を大気に晒さずに該多結晶Si薄膜に紫外光を照射す
ることを特徴とする薄膜トランジスタの製造方法を提供
する。
＜作用＞ 形成した多結晶Si薄膜を大気に晒すことなく該多結晶
Si薄膜上にゲート絶縁膜を形成すると、形成直後の清浄
な状態を保った多結晶Si薄膜表面にゲート絶縁膜を形成
することができる。したがって、本発明において大気に
晒すことなくとは、不活性ガス雰囲気中、真空中等の多
結晶Si薄膜の形成直後の表面の清浄度を保つことのでき
る制御された雰囲気を破ることなくという意味である。
Si薄膜上にゲート絶縁膜を形成すると、形成直後の清浄
な状態を保った多結晶Si薄膜表面にゲート絶縁膜を形成
することができる。したがって、本発明において大気に
晒すことなくとは、不活性ガス雰囲気中、真空中等の多
結晶Si薄膜の形成直後の表面の清浄度を保つことのでき
る制御された雰囲気を破ることなくという意味である。
また、ゲート絶縁膜を形成した段階で多結晶Si薄膜と
ゲート絶縁膜を所定の形状にパターニングし、この後、
ゲート電極を形成するためにゲート電極を成膜すると、
第５図に示すように多結晶Si層21のエッジ部でゲート電
極23と多結晶Si層21が短絡する可能性があるが、本発明
のように、ゲート電極を形成した後多結晶Si薄膜とゲー
ト絶縁膜のパターニングを行うために上記のような短絡
を生じない。
ゲート絶縁膜を所定の形状にパターニングし、この後、
ゲート電極を形成するためにゲート電極を成膜すると、
第５図に示すように多結晶Si層21のエッジ部でゲート電
極23と多結晶Si層21が短絡する可能性があるが、本発明
のように、ゲート電極を形成した後多結晶Si薄膜とゲー
ト絶縁膜のパターニングを行うために上記のような短絡
を生じない。
さらに、多結晶Si薄膜、ゲート絶縁膜のパターニング
にマスクを用い、このマスクの位置が若干ずれたとして
も、先に形成したゲート電極がセルフアライメントのよ
うになって、ゲート電極は必ずゲート絶縁膜上に位置
し、作製工程が容易となる。
にマスクを用い、このマスクの位置が若干ずれたとして
も、先に形成したゲート電極がセルフアライメントのよ
うになって、ゲート電極は必ずゲート絶縁膜上に位置
し、作製工程が容易となる。
尚、上記絶縁層の形成直前に紫外光のような単波長の
光を照射すると、上記半導体膜表面に吸着されている微
量の不純物等を除去することができ、より清浄な半導体
膜表面に絶縁膜を形成することができる。
光を照射すると、上記半導体膜表面に吸着されている微
量の不純物等を除去することができ、より清浄な半導体
膜表面に絶縁膜を形成することができる。
＜実施例＞ 第１図から第４図を用いて本発明の実施例について詳
細に説明する。
細に説明する。
第１図は本実施例に用いた製造装置である。本装置は
基板入り口側のロードロック室101、PECVD室102、アニ
ール室103、スパッタ室104、基板出口側ロードロック室
105からなり、各室間にはゲートバルブ109が、PECVD室1
02にはヒーター106とRF電源107とPECVD電極108が、アニ
ール室103にはヒーター106が、スパッタ室104にはヒー
ター106とRF電源107とスパッタターゲット111と低圧水
銀ランプ112が設けられており、基板110が各室を移動す
るようになっている。尚、各チャンバーは石英管で構成
されている。
基板入り口側のロードロック室101、PECVD室102、アニ
ール室103、スパッタ室104、基板出口側ロードロック室
105からなり、各室間にはゲートバルブ109が、PECVD室1
02にはヒーター106とRF電源107とPECVD電極108が、アニ
ール室103にはヒーター106が、スパッタ室104にはヒー
ター106とRF電源107とスパッタターゲット111と低圧水
銀ランプ112が設けられており、基板110が各室を移動す
るようになっている。尚、各チャンバーは石英管で構成
されている。
まず、ロードロック室101よりパイレックスガラス基
板110を搬入し、さらにPECVD室102に移動する。そし
て、下の第１表に示す条件でPECVD（plasma enhanced C
VD）法によりａ−Si膜を成膜する。
板110を搬入し、さらにPECVD室102に移動する。そし
て、下の第１表に示す条件でPECVD（plasma enhanced C
VD）法によりａ−Si膜を成膜する。
続いて基板110をアニール室103に移動し、下の第２表
に示す条件で、ａ−Si膜をアニールし結晶の固相成長を
させて多結晶膜とする。
に示す条件で、ａ−Si膜をアニールし結晶の固相成長を
させて多結晶膜とする。
さらに続いて、基板110をスパッタ室に移動し、下の
第３表に示す条件で、ゲート絶縁膜となるSiO2膜を成膜
する。
第３表に示す条件で、ゲート絶縁膜となるSiO2膜を成膜
する。
以上のように本実施例では半導体膜の成膜、結晶化、
ゲート絶縁膜の成膜までを不活性ガス雰囲気中で又は真
空を破ることなく行った。
ゲート絶縁膜の成膜までを不活性ガス雰囲気中で又は真
空を破ることなく行った。
次に、SiO2膜上にスパッタ蒸着によりAl膜を形成し、
これをフォトリソグラフィによりパターニングして所定
の形状にゲート電極を形成する。
これをフォトリソグラフィによりパターニングして所定
の形状にゲート電極を形成する。
この後、SiO2膜、多結晶Si膜を上記と同様にフォトリ
ソグラフィを用いて所定の形状にパターニングする。こ
の際、マスクの位置がずれたとしても、ゲート電極の下
部ではゲート電極自身がマスクの役割を果すために、ゲ
ート電極は常にSiO2膜上にあり、ゲート電極とSiO2膜と
の相対的位置がずれてゲート電極と多結晶Si膜とが接触
するということがなく、ゲート電極、SiO2膜、多結晶Si
膜をパターニングする際の各位置の整合をとるのが容易
である。
ソグラフィを用いて所定の形状にパターニングする。こ
の際、マスクの位置がずれたとしても、ゲート電極の下
部ではゲート電極自身がマスクの役割を果すために、ゲ
ート電極は常にSiO2膜上にあり、ゲート電極とSiO2膜と
の相対的位置がずれてゲート電極と多結晶Si膜とが接触
するということがなく、ゲート電極、SiO2膜、多結晶Si
膜をパターニングする際の各位置の整合をとるのが容易
である。
第２図に本実施例の薄膜トランジスタの構造を示す。
第２図（ａ）は平面図、同図（ｂ）は断面図である。上
記パターニングにより、パイレックスガラスの基板110
上に、多結晶Si層21、ゲート絶縁層22、ゲート電極23が
形成されている。
第２図（ａ）は平面図、同図（ｂ）は断面図である。上
記パターニングにより、パイレックスガラスの基板110
上に、多結晶Si層21、ゲート絶縁層22、ゲート電極23が
形成されている。
さらに、ゲート電極23をマスクとして多結晶Si層21中
にリンを注入し、注入領域の活性化熱処理を行った後、
CVD法によりSiO2から成る層間絶縁膜24を形成する。こ
の層間絶縁層24とゲート絶縁層22にコンタクトホール26
を形成し、上記注入領域にAl配線25を接続してソース及
びドレイン電極を形成し、層間絶縁層24にコンタクトホ
ール26を形成しゲート電極23にAl配線25を接続する。
尚、チャネル部は幅20μｍ、長さ10μｍとした。
にリンを注入し、注入領域の活性化熱処理を行った後、
CVD法によりSiO2から成る層間絶縁膜24を形成する。こ
の層間絶縁層24とゲート絶縁層22にコンタクトホール26
を形成し、上記注入領域にAl配線25を接続してソース及
びドレイン電極を形成し、層間絶縁層24にコンタクトホ
ール26を形成しゲート電極23にAl配線25を接続する。
尚、チャネル部は幅20μｍ、長さ10μｍとした。
以上に示したSiO2／多結晶Si膜にAl電極を付けた時の
Ｃ−Ｖ特性を第３図に示す。実線は本実施例のサンプ
ル、破線は従来のプロセスに基づき、結晶化した後一度
空気中に出し、その後弗酸で処理したサンプルのグラフ
である。従来のプロセスでは、本発明のプロセスに比較
して、フラットバンド電圧VFBがマイナス側にシフトし
ていることが判った。これは、半導体膜と絶縁膜の界面
に正の固定電荷が存在していることを示しており、本実
施例のサンプルではほとんど固定電荷が存在しないこと
が判る。
Ｃ−Ｖ特性を第３図に示す。実線は本実施例のサンプ
ル、破線は従来のプロセスに基づき、結晶化した後一度
空気中に出し、その後弗酸で処理したサンプルのグラフ
である。従来のプロセスでは、本発明のプロセスに比較
して、フラットバンド電圧VFBがマイナス側にシフトし
ていることが判った。これは、半導体膜と絶縁膜の界面
に正の固定電荷が存在していることを示しており、本実
施例のサンプルではほとんど固定電荷が存在しないこと
が判る。
第４図に本実施例の薄膜トランジスタのドレイン電流
IDS−ゲート電圧VG特性（実線）を示す。破線は第３図
と同様の従来のプロセスによる薄膜トランジスタの特性
を示す。これらの特性の比較から、本発明のプロセスで
作製した薄膜トランジスタの方がION電流が高く、VTHも
低く良好な特性を有することが判った。
IDS−ゲート電圧VG特性（実線）を示す。破線は第３図
と同様の従来のプロセスによる薄膜トランジスタの特性
を示す。これらの特性の比較から、本発明のプロセスで
作製した薄膜トランジスタの方がION電流が高く、VTHも
低く良好な特性を有することが判った。
尚、ゲート絶縁膜となるSiO2膜を成膜する前に、スパ
ッタ室に設けた低圧水銀ランプで多結晶Si膜を照射する
とさらに薄膜トランジスタの特性が向上した。
ッタ室に設けた低圧水銀ランプで多結晶Si膜を照射する
とさらに薄膜トランジスタの特性が向上した。
＜発明の効果＞ 本発明の製造方法によれば、多結晶Si層とゲート絶縁
層間の界面準位密度、界面固定電荷密度等を低減でき、
また、ゲート電極と多結晶Si層との短絡を容易に防ぐこ
とができて、多結晶Si薄膜による薄膜トランジスタの特
性を向上する。
層間の界面準位密度、界面固定電荷密度等を低減でき、
また、ゲート電極と多結晶Si層との短絡を容易に防ぐこ
とができて、多結晶Si薄膜による薄膜トランジスタの特
性を向上する。
さらに、これによって高性能の薄膜トランジスタを安
価に提供することができる。
価に提供することができる。
第１図は本発明の一実施例の製造装置図、 第２図は本発明の一実施例の薄膜トランジスタの構成
図、 第３図は本発明の一実施例に示したＣ−Ｖ特性図、 第４図は第２図に示した薄膜トランジスタのIDS−VG特
性図、 第５図はゲート電極と多結晶Si層の短絡を説明する図で
ある。 21…多結晶Si層 22…ゲート絶縁層 23…ゲート電極
図、 第３図は本発明の一実施例に示したＣ−Ｖ特性図、 第４図は第２図に示した薄膜トランジスタのIDS−VG特
性図、 第５図はゲート電極と多結晶Si層の短絡を説明する図で
ある。 21…多結晶Si層 22…ゲート絶縁層 23…ゲート電極
フロントページの続き (72)発明者 土本 修平 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平１−200672（ＪＰ，Ａ) 特開 昭58−28870（ＪＰ，Ａ) 特開 昭58−93277（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/205 H01L 21/31
Claims (1)
- 【請求項１】基板上に多結晶Si薄膜を形成し、該多結晶
Si薄膜を大気に晒さずに該多結晶Si薄膜上にゲート絶縁
膜を形成し、さらに該ゲート絶縁膜上に所定形状にパタ
ーニングしたゲート電極を形成し、この後、上記多結晶
Si薄膜とゲート絶縁膜を所定形状にパターニングする薄
膜トランジスタの製造方法であって、該ゲート絶縁膜を
形成する前に、該多結晶Si薄膜を大気に晒さずに該多結
晶Si薄膜に紫外光を照射することを特徴とする薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015366A JP3032542B2 (ja) | 1990-01-24 | 1990-01-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015366A JP3032542B2 (ja) | 1990-01-24 | 1990-01-24 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03219644A JPH03219644A (ja) | 1991-09-27 |
| JP3032542B2 true JP3032542B2 (ja) | 2000-04-17 |
Family
ID=11886798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015366A Expired - Lifetime JP3032542B2 (ja) | 1990-01-24 | 1990-01-24 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3032542B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3637069B2 (ja) | 1993-03-12 | 2005-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2001177099A (ja) * | 1999-12-14 | 2001-06-29 | Furontekku:Kk | 薄膜トランジスタの製造方法およびアクティブマトリクス基板ならびに薄膜成膜装置 |
-
1990
- 1990-01-24 JP JP2015366A patent/JP3032542B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03219644A (ja) | 1991-09-27 |
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Legal Events
| Date | Code | Title | Description |
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