JP3981782B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に絶縁基板上にエピタキシャル成長させた単結晶シリコン層を能動領域に用いる絶縁ゲート型電界効果トランジスタの製造に好適な方法に関するものである。
【０００２】
【従来の技術】
従来、基板上に形成した単結晶シリコン層を用いたＭＯＳＦＥＴ（Metal-oxide-semiconductor field effect transistor)であるＴＦＴ（薄膜トランジスタ）は、ポリシリコン層を用いたものと比べて、数倍も大きい電子移動度を有し、高速動作に好適であることが知られている（文献，R.P.Zingg et al,"First MOS transistors on Insulator by Silicon Saturated Liquid Solution Epitaxy". IEEE ELECTRON DEVICE LETTERS.VOL.13,NO.5,MAY 1992 p294-6. 、特公平4-57098 号公報、松村 正清、" 薄膜トランジスタ" 応用物理、第65巻 第8 号(1996)pp842-848,参照) 。
【０００３】
こうした半導体素子において、単結晶シリコン層を基板上に形成するために、以下の種々の成膜技術（１）〜（４）が知られている。
【０００４】
（１）単結晶シリコン基板をシードにして、９２０〜９３０℃に加熱されたインジウム・シリコン溶液又はインジウム・ガリウム・シリコン溶液から、冷却処理によりシリコンエピタキシー層を形成し、この層の上にシリコン半導体層を作成する。（文献１，Soo Hong Lee,"VERY-LOW-TEMPERATURE LIQUID-PHASE EPITAXIAL GROWTH OF SILICON".MATERIALS LETTERS. Vol.9.No.2,3(Jan.,1990)pp53-56. 文献2,R.Bergmann et al,"MOS transistors with epitaxial Si,laterally grown over SiO/Sub 2/ by liquid phase epitaxy."J.Applied Physics A,vol.A54,no.1 p.103-5.文献3,R.P.Zingg et al,"First MOS transistors on Insulator by Silicon Saturated Liquid Solution Epitaxy."IEEE ELECTRON DEVICE LETTERS.VOL.13,NO.5,MAY 1992 p294-6.)
【０００５】
（２）サファイア基板上にシリコンをエピタキシャル成長させる。（文献4,G.A.Garcia,R.E.Reedy,and M.L.Burger,"High-quality CMOS in thin (100nm)silicon on sapphire,"IEEE ELECTRON DEVICE LETTERS.,VOL.9,pp32-34,Jan.,1988.)
【０００６】
（３）酸素イオン注入法により、絶縁基板上にシリコン層を形成する。（文献5,K.Izumi,M.Doken,and H.Ariyoshtl,"CMOS device fabrication on buried SiO2 layers formed by oxygen implantation into silicon,"Electron.Lett.,vol.14,no.18,pp593-594,Aug.1978.)
【０００７】
（４）石英基板の上にステップを形成し、この上にポリシリコン層を形成し、次にこれをレーザ光やストリップヒータで１４００℃以上に加熱する。加熱されたポリシリコン層は、石英基板上に形成されたステップを核にして、エピタキシャル成長層を形成する。（文献6,古川 静二郎,"グラフォエピタキシー" 、電子通信学会誌、Vol.66,No.5,pp486-489.(1983.May). 文献7,Geis,M.W.,et al.:"Crystallographic orientation of silicon on an amorphous substrate using an artificial-relief grating and laser crystallization",Appl.Phys.Letter,35,1,pp71-74(July 1979). 文献8,Geis,M.W.,et al.:"Silicon graphoepitaxy",Jpn.J.Appl.Phys.,Suppl.20-1,pp.39-42(1981).)
【０００７】
【発明が解決しようとする課題】
しかしながら、これまでの公知技術においては、歪点が、比較的低く、しかも大型のガラス板上に、シリコンエピタキシー層を形成できる従来技術は存在しない。また、ガラス板上にステップを形成し、これをエピタキシャル成長の核にしてシリコンを成長させる技術において、シリコンを低温でかつ均一にエピタキシャル成長させることはできない。
【０００８】
本発明の目的は、歪点が比較的低い大型のガラス基板であっても低温で均一にシリコン層をエピタキシャル成長させ、高速で大電流密度の半導体素子を作り込むことのできる方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、
絶縁基板に段差を形成する工程と、
前記段差を含む前記絶縁基板上に、単結晶シリコンと格子整合の良い後述の物質層を 形成する工程と、
前記物質層上に、シリコンを含有する後述の低融点金属の溶融液層を塗布によって形 成する工程と、
次いで冷却処理によって前記溶融液層のシリコンを前記段差及び前記物質層をシード としてエピタキシャル成長させ、単結晶シリコン層を析出させる工程と、
次いで前記単結晶シリコン層上に残る前記低融点金属の層を除去する工程と
を有する、単結晶シリコン層の形成方法を前提とするものである。
また、本発明は、
単結晶シリコンと格子整合の良い後述の物質層を形成する工程と、
前記物質層に段差を形成する工程と、
前記段差を含む前記物質層上に、シリコンを含有する後述の低融点金属の溶融液層を 塗布によって形成する工程と、
次いで冷却処理によって前記溶融液層のシリコンを前記段差及び前記物質層をシード としてエピタキシャル成長させ、単結晶シリコン層を析出させる工程と、
次いで前記単結晶シリコン層上に残る前記低融点金属の層を除去する工程と
を有する、単結晶シリコン層の形成方法も前提とするものである。
【００１０】
即ち、本発明は、上記の前記単結晶シリコン層を析出させた後に、この上に残る前記低融点金属の層を除去する工程に加えて、前記単結晶シリコン層に所定の処理を施して、前記段差の内側に存在する前記単結晶シリコン層をチャネル領域とし、この両側にソース領域及びドレイン領域を有する絶縁ゲート型電界効果トランジスタの構成層を形成する工程を更に有する、半導体装置の製造方法を提供するものである。
【００１１】
本発明の方法によれば、単結晶シリコンと格子整合の良い物質層（例えばサファイア層）及び段差をシードにしてシリコンを溶解した低融点金属の溶融液からの単結晶シリコンの析出によってシリコンエピタキシャル層を形成しているので、次の（Ａ）〜（Ｄ）に示す顕著な作用効果を得ることができる。
【００１２】
（Ａ）上記した物質層は減圧ＣＶＤ（化学的気相成長：基板温度５００〜６００℃）などの方法で形成でき、上記した低融点金属の溶融液層は低温（例えば９００℃）で調製し、それより少し高いだけの温度に加熱した絶縁基板上に塗布によって形成するから、低温（例えば９２０〜９３０℃）でシリコン単結晶膜を均一にしかも容易に形成することができる。特にサファイア薄膜などの上記物質層を採用するため、単結晶シリコンと格子整合が良く（特に格子定数の一致により）、シリコンエピタキシー成長が容易になる。
【００１３】
（Ｂ）従って、歪点の比較的低いガラス基板やセラミックス基板などの入手し易く、低コストで物性も良好な基板を用いることができ、また基板の大型化も可能となる。従って、ガラス基板を広幅・長尺ロール状にし、連続して、シリコン単結晶薄膜を形成することができる。
【００１４】
（Ｃ）サファイア薄膜などの上記物質層は、様々な原子の拡散バリヤになるため、ガラス基板からの不純物の拡散を抑制することができる。
【００１５】
（Ｄ）ガラス基板等の上に低温で形成したシリコン単結晶薄膜の電子移動度は、５４０ｃｍ2 ／ｖ・ｓｅｃ（前述の文献３）であって、シリコン基板並の大きな値が得られるため、高速で大電流密度のトップゲート型、ボトムゲート型、デュアルゲート型ＴＦＴを用いたＬＣＤ（液晶表示装置）、ＥＬ（エレクトロルミネセンス素子）、ＦＥＤ（電界放出型表示装置）用のトランジスタや、太陽電池、ダイオード、キャパシタ、抵抗等の半導体素子、或いはこれらを集積した電子回路をガラス基板等の上に作成することができる。
【００１６】
【発明の実施の形態】
本発明においては、前記物質層を減圧ＣＶＤ法（基板温度約５００〜６５０℃）、プラズマＣＶＤ法、スパッタ法（基板温度約１００〜４００℃）などの低温成膜技術で例えば５〜２００ｎｍの厚みに絶縁基板上に形成し、更にシリコンを１．０〜０．００１重量％含有する低融点金属の溶融液を加熱された前記物質層上に塗布し、所定時間（数分〜数１０分）保持した後、前記冷却処理を徐々に行うのがよい。これによって、厚さ５μｍ〜１０ｎｍの単結晶シリコン膜を得ることができる。
【００１７】
また、前記絶縁基板としてガラス基板を使用することができるが、前記物質層をサファイア、スピネル構造体及びフッ化カルシウムからなる群より選ばれた物質で形成し、前記低融点金属層をインジウム、ガリウム、スズ、ビスマス、鉛、亜鉛、アンチモン及びアルミニウムからなる群より選ばれた少なくとも１種で形成する。
【００１８】
この場合、前記低融点金属としてインジウムを使用するときには前記溶融液層を８５０〜１１００℃（望ましくは９００〜９５０℃）に加熱された前記絶縁基板に塗布し、前記低融点金属としてインジウム・ガリウム又はガリウムで形成するときには前記溶融液層を３００〜１１００℃（望ましくは３５０〜６００℃）又は４００〜１１００℃（望ましくは４２０〜６００℃）に加熱された前記絶縁基板に塗布することができる。基板の加熱は、電気炉やランプ等を用いて基板全体を均一に加熱する方法の他、光レーザー、電子ビーム等によって、所定の場所のみを局部的に加熱する方法も可能である。
【００１９】
このようにシリコンを含有する低融点金属は、図１５に示す状態図から明らかなように、低融点金属の割合に応じて融点が低下する。インジウムを用いるときには、シリコンを含有（例えば１重量％含有）するインジウム溶融液層を８５０〜１１００℃の基板温度で形成するのは、１１００℃程度までは基板として石英板ガラスを使用でき、１１００℃〜８５０℃まではそれよりも耐熱性が低いガラスでも使用できることになる。但し、８５０℃〜６００℃は、アルミノシリケートガラスの最高使用温度（殆んど歪点と同じ）から決められる。ガリウムを用いるときにも、上記と同様の理由から、シリコンを含有（例えば１重量％含有）するガリウム溶融液層を４００〜１１００℃の基板温度で形成することができる。
【００２０】
いずれも、基板として、歪点の低いガラス基板を用い得るので、大型ガラス基板（１ｍ2 以上）上に半導体結晶層を作成することが可能であるが、エピタキシー温度が上記した３５０〜６００℃と一層低い場合は、ガラス基板として、歪点が４７０〜６７０℃と低いガラスを用いることができる。これは、安価で、薄板化が容易であり、長尺ロール化されたガラス板を作製できる。これを用いて、長尺ロール化ガラス板上に、上記手法を用いて、薄いエピタキシー層を連続して又は非連続に作製することができる。上記の溶融液塗布式の他、ガラス基板を上記溶融液に浸して、一定時間（数分〜数十分）保持した後、徐々に引き上げてもよい。溶融液の組成、温度、引き上げ速度によって、エピタキシャル成長層の厚さを制御することができる。塗布式、ディップ式とも、基板を連続又は断続送りして処理できるため、量産性も向上する。
【００２１】
上記したシリコンを溶かした低融点金属から、徐冷によって、上記物質層（更には段差）をシードとして前記単結晶シリコン層を析出させた後に、この上の前記低融点金属層を塩酸などで溶解除去し、しかる後に前記単結晶シリコン層に所定の処理を施して半導体素子を作製することができる。
【００２２】
このように、冷却後に単結晶シリコン層の上に析出した金属インジウムなどの低融点金属薄膜は塩酸等を用いて溶解除去するが、金属インジウム等はシリコン層中に微量（１０16ａｔｏｍｓ／ｃｃ程度）しか残留しないよう作成できるので、作成直後はＰ型半導体が作成される。従って、これはＮチャネルＭＯＳトランジスタの作製にとって都合が良い。しかし、適量のリン原子などのＮ型不純物をイオン注入することによって、Ｎ型半導体結晶層を作成することができるので、ＰチャネルＭＯＳトランジスタを作成することができる。このため、ＣＭＯＳトランジスタも作成できることになる。また、前記溶融液層に、溶解度が大きい３族又は５族元素（Ｂ、Ｐ、Ｓｂ、Ａｓなど）を別途混入し、これによって前記単結晶シリコン層の不純物種及び／又はその濃度を制御するのがよい。
【００２３】
このように、基板上にエピタキシャル成長した前記単結晶シリコン層を絶縁ゲート型電界効果トランジスタのチャネル領域、ソース領域及びドレイン領域に適用し、これら各領域の不純物種及び／又はその濃度を制御することができる。
【００２４】
本発明において、上記物質層は単結晶シリコン成長時のシードとして作用するが、これに加えて、前記絶縁基板上に、前記エピタキシャル成長のシードとなる段差をリアクティブイオンエッチングなどのドライエッチングで形成し、この段差を含む前記絶縁基板上に前記物質層を形成すれば、上記段差もシリコンエピタキシー層成長の核となる。このような段差は、前記物質層に形成することもできる。
【００２５】
次に、本発明を好ましい実施の形態について更に詳細に説明する。
【００２６】
図１〜図４について、本発明の実施の形態を理解するための第１の例を説明する。
【００２７】
まず、図１の（１）に示すように、石英ガラス基板１（ガラス軟化点約１０００℃、厚さ５０ミクロン〜数ｍｍ）の一主面に、サファイア薄膜（厚さ５〜２００ｎｍ）５０を形成する。このサファイア薄膜５０は、高密度プラズマＣＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０３１４号公報参照）により、トリメチルアルミニウムガスを酸化性ガス（酸素・水分）で酸化し、結晶化させて作成する。
【００２８】
次いで、図１の（２）に示すように、サファイア薄膜５０上に、シリコンを約１〜０．００１重量％含有するシリコン・インジウム溶融液６を約９２０〜９３０℃に加熱された基板１に塗布する。
【００２９】
次いで、基板１を数分〜数１０分間保持した後、徐々に冷却することによって、金属インジウムに溶解していたシリコンは、サファイア薄膜５０をシード（種）として図１の（３）に示すようにエピタキシャル成長し、厚さ５μｍ〜１０ｎｍ、例えば０．１μｍ程度の単結晶シリコン層７として析出する。この場合、サファイアは、単結晶シリコンと格子定数が殆んど同じであるので、シリコンはサファイア薄膜５０上に例えば（１００）面がエピタキシーに成長する。この析出は、シリコンをインジウムに溶かした溶融液から生じるため、シリコンの本来の析出温度よりもずっと低温で生じる。
【００３０】
こうして、基板１上に（１００）面の単結晶シリコン層７を析出させた後、図２の（４）のように、表面側に付着・析出した金属インジウム６Ａを塩酸などによって溶解除去し、単結晶シリコン層７をチャネル領域とするＭＯＳトランジスタ（ＴＦＴ）の作製を行う。
【００３１】
即ち、図２（５）に示すように、酸化処理（９５０℃）によって単結晶シリコン層７の表面に厚さ３５０Åのゲート酸化膜８を形成する。
【００３２】
次いで、図２の（６）に示すように、ＮチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、ＰチャネルＭＯＳトランジスタ部をフォトレジスト９でマスクし、Ｐ型不純物イオン（例えばＢ+ ）１０を例えば１０ｋＶで２．７×１０11 ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７の導電型を更にＰ型化したシリコン層１１とする。
【００３３】
次いで、図２の（７）に示すように、ＰチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、今度はＮチャネルＭＯＳトランジスタ部をフォトレジスト１２でマスクし、Ｎ型不純物イオン（例えばＰ+ ）１３を例えば１０ｋＶで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７のＰ型を補償したシリコン層１４とする。
【００３４】
次いで、図３の（８）に示すように、ゲート電極材料としてのリンドープドポリシリコン層１５を例えば、ＣＶＤ法（６２０℃）によって厚さ４０００Åに堆積させる。
【００３５】
次いで、図３の（９）に示すように、フォトレジスト１６を所定パターンに形成し、これをマスクにしてポリシリコン層１５をゲート電極形状にパターニングし、更に、フォトレジスト１６の除去後に図３の（１０）に示すように、例えば９００℃で６０分間、Ｏ2 中での酸化処理でゲートポリシリコン１５の表面に酸化膜１７を形成する。
【００３６】
次いで、図３の（１１）に示すように、ＰチャネルＭＯＳトランジスタ部をフォトレジスト１８でマスクし、Ｎ型不純物である例えばＡｓ+ イオン１９を例えば２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、９５０℃で４０分間、Ｎ2 中でのアニールによって、ＮチャネルＭＯＳトランジスタのＮ+ 型ソース領域２０及びドレイン領域２１をそれぞれ形成する。
【００３７】
次いで、図４の（１２）に示すように、ＮチャネルＭＯＳトランジスタ部をフォトレジスト２２でマスクし、Ｐ型不純物である例えばＢ+ イオン２３を例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、９００℃で５分間、Ｎ2 中でのアニールによって、ＰチャネルＭＯＳトランジスタのＰ+ 型ソース領域２４及びドレイン領域２５をそれぞれ形成する。
【００３８】
次いで、図４の（１３）に示すように、全面にＣＶＤ法によって、ＳｉＯ2 膜２６を例えば７５０℃で５００Åの厚みに、ＳｉＮ膜２７を例えば４２０℃で２０００Åの厚みに積層し、更に、ボロン及びリンドープドシリケートガラス（ＢＰＳＧ）膜２８をリフロー膜として例えば４５０℃で６０００Åの厚みに形成し、このＢＰＳＧ膜２８を例えば９００℃でＮ2 中でリフローする。
【００３９】
次いで、図４の（１４）に示すように、絶縁膜の所定位置にコンタクト窓開けを行い、各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのそれぞれのソース又はドレイン電極２９（Ｓ又はＤ）とゲート取出し電極又は配線３０（Ｇ）を形成し、各ＭＯＳトランジスタを完成する。
【００４０】
以上に説明したように、この例によれば、次の如き顕著な作用効果が得られる。
【００４１】
（ａ）ガラス基板１上に、９２０〜９３０℃と低温でシリコン単結晶薄膜７を均一に形成することができる。
【００４２】
（ｂ）従って、ガラス基板のみならず、セラミック基板などの絶縁基板上に、シリコン単結晶薄膜を形成できるため、歪点が低く、低コストで物性も良好な基板材質を任意に選択でき、また、基板の大型化（１ｍ2 以上）や長尺化（１００ｍ以上）も可能となる。
【００４３】
（ｃ）しかも、最初から上記の溶融液を作製しておけば、塗布などの簡単なプロセスで溶解用金属量も少なくして、安価にシリコンエピタキシー層を作成することができる。
【００４４】
（ｄ）サファイア薄膜５０は、ガラス基板１から単結晶シリコン層７への拡散を抑制するバリアとして作用する。
【００４５】
（ｅ）ガラス基板等の上に形成したシリコン単結晶薄膜７の電子移動度は、５４０ｃｍ2 ／ｖ・ｓｅｃとシリコン基板並の大きな値が得られるため、高速で大電流密度のトランジスタを作成することができる。トランジスタ以外にも、ダイオード、太陽電池、キャパシタ、抵抗等や、これらを集積した電子回路をガラス基板上に作成することができる。ＭＯＳトランジスタ等のシリコン半導体素子を形成するプロセスは、従来公知のポリシリコンＴＦＴ作製プロセスと殆んど変わらない。
【００４６】
上述の第１の例において、単結晶シリコン層７の導電型（又は不純物濃度）を制御するために、図１の（２）のシリコン・インジウム溶融液６の塗布時に不純物を混入又は溶解することができる。
【００４７】
即ち、溶融液６に溶解度が大きい３族又は５族元素を、例えばＢ、Ｐ、Ｓｂ、Ａｓなどを適量ドープしておけば、成長するシリコンエピ層７のＰ型又はＮ型や、キャリア濃度を任意に制御することができる。
【００４８】
図５〜図６について、第３の例を説明する。
【００４９】
この例では、上述の第１の例と比べて、図１の（１）に示す工程で、基板１として、歪点が例えば６７０℃程度と低いガラスを用いるので、安価でかつ大型化が容易であり、薄板化（例えば５０μｍ厚さ）すればロール化／長尺化が可能であり、このようなガラス板を採用する。もちろん、石英基板も採用することができる。
【００５０】
そして、上述と同様にサファイア薄膜５０を形成した後、図１の（２）に示す工程で、シリコンを約１重量％含有するシリコン・インジウム・ガリウム溶融液６（又はシリコン・ガリウム溶融液）を、全面に亘って、約３５０〜６００℃に加熱された基板１に塗布する。
【００５１】
次いで、基板１を数分〜数１０分間保持した後、徐々に冷却することによって、金属インジウム・ガリウム（又は金属ガリウム）に溶解していたシリコンは、サファイア薄膜５０をシード（種）として図１の（３）に示すようにエピタキシャル成長し、厚さ５μｍ〜１０ｎｍ、例えば０．１μｍ程度の単結晶シリコン層７として析出する。この析出は、シリコンをインジウム・ガリウム（又はガリウム）に溶かした溶融液から生じるため、シリコンの本来の析出温度よりもずっと低温で生じる。
【００５２】
こうして、基板１上に単結晶シリコン層７を析出させた後、図２の（４）のように、表面側に付着・析出した金属インジウム・ガリウム（又は金属ガリウム）を塩酸などによって溶解除去し、単結晶シリコン層７をパターニングしてＭＯＳトランジスタ（ＴＦＴ）の作製を行う。
【００５３】
即ち、図５の（５）に示すように、例えば４００℃でのプラズマＣＶＤによって、単結晶シリコン層７の表面に厚さ２０００ÅのＳｉＯ2 膜４０と厚さ５００ÅのＳｉＮ膜４１からなるゲート絶縁膜を形成する。
【００５４】
次いで、図５の（６）に示すように、ＮチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、Ｐ型不純物イオン（例えばＢ+ ）１０を例えば１０ｋＶで２．７×１０11 ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７の導電型を更にＰ型化したシリコン層１１とする。
【００５５】
次いで、図５の（７）に示すように、ゲート電極材料としてのＭｏＴａ層４２（Ｍｏ１５％、Ｔａ８５％）を例えば、スパッタ法によって厚さ５０００Åに堆積させる。
【００５６】
次いで、図５の（８）に示すように、フォトレジスト４３を所定パターンに形成し、これをマスクにしてＭｏＴａ層４２をゲート電極形状にパターニングする。
【００５７】
次いで、図６の（９）に示すように、フォトレジスト４３の除去後に、Ｎ型不純物である例えばＡｓ+ イオン１９を例えば２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、１０００℃で１０秒間、ランプアニールすることによって、ＮチャネルＭＯＳトランジスタのＮ+ 型ソース領域４４及びドレイン領域４５をそれぞれ形成する。
【００５８】
次いで、図６の（１０）に示すように、全面にＣＶＤ法によって、ＳｉＯ2 膜４６を例えば２０００Åの厚みに、リンシリケートガラス（ＰＳＧ）膜４７を例えば５０００Åの厚みに積層する。
【００５９】
次いで、図６の（１１）に示すように、絶縁膜の所定位置にコンタクト窓開けを行い、各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ＮチャネルＭＯＳＦＥＴのそれぞれのソース又はドレイン電極４８（Ｓ又はＤ）とゲート取出し電極４９（Ｇ）を形成し、各ＮチャネルＭＯＳトランジスタを完成する。
【００６０】
以上に説明したように、この例によれば、次の如き顕著な作用効果が得られる。
【００６１】
（ａ）ガラス基板１上に、約３５０〜６００℃と更に低温でシリコン単結晶薄膜７を均一に形成することができる。
【００６２】
（ｂ）従って、低歪点ガラス基板のみならず、セラミック基板、有機基板などの絶縁基板上に、シリコン単結晶薄膜を形成できるため、歪点が低く、低コストで物性も良好な基板材質を任意に選択でき、また、基板の大型化（１ｍ2 以上）や長尺化（１００ｍ以上）も可能となる。ガラス基板や有機基板は、石英板に比べて、安価に作成することができ、さらに薄板化／長尺化／ロール化が可能であるので、シリコン単結晶薄膜を形成した薄板を長尺／ロール化した大型ガラス基板などを生産性良く、安価に作製することができる。
【００６３】
（ｃ）ガラス基板として、歪点が低い（例えば６７０℃）ガラスを用いると、この上層へガラスからその構成元素が拡散して、トランジスタ特性に影響することがあるが、これは、サファイア薄膜５０がバリアとなるために効果的に防止できる。
【００６４】
（ｄ）しかも、最初から上記の溶融液を作製しておけば、塗布などの簡単なプロセスで溶解用金属量も少なくして、安価にシリコンエピタキシー層を作成することができる。
【００６５】
（ｅ）ガラス基板等の上に形成したシリコン単結晶薄膜７の電子移動度は、５４０ｃｍ2 ／ｖ・ｓｅｃとシリコン基板並の大きな値が得られるため、高速で大電流密度のトランジスタを作成することができる。トランジスタ以外にも、ダイオード、太陽電池、キャパシタ、抵抗等や、これらを集積した電子回路をガラス基板上に作成することができる。ＭＯＳトランジスタ等のシリコン半導体素子を形成するプロセスは、従来公知のポリシリコンＴＦＴ作製プロセスと殆んど変わらない。
【００６６】
＜第１の実施の形態＞
図７〜図１２について、本発明の第１の実施の形態を説明する。
【００６７】
まず、図７の（１）に示すように、石英ガラス基板１の一主面に、フォトレジスト２を所定パターンに形成し、これをマスクとして例えばＣＦ4 プラズマのＦ+ イオン３を照射し、リアクティブイオンエッチング（ＲＩＥ）によって基板１に段差４を複数個形成する。この場合、段差４は、後述の単結晶シリコンのエピタキシャル成長時のシードとなるものであって、深さｄ０．１μｍ、幅ｗ１．５〜１．９μｍであってよい。
【００６８】
次いで、図７の（２）に示すように、フォトレジスト２の除去後に、上述の第１の例で述べたと同様に、公知の減圧ＣＶＤ法（基板温度約５００〜６５０℃）やプラズマＣＶＤ法によって、段差４を含む全面にサファイア薄膜５０を５〜２００ｎｍの厚みに堆積させる。
【００６９】
次いで、図７の（３）に示すように、サファイア薄膜５０上に、シリコンを約１〜０．００１重量％含有するシリコン・インジウム溶融液６を約９２０〜９３０℃に加熱された基板１に塗布する。
【００７０】
次いで、基板１を数分〜数１０分間保持した後、徐々に冷却することによって、金属インジウムに溶解していたシリコンは、サファイア薄膜５０をシード（種）として図８の（４）に示すようにエピタキシャル成長し、厚さ５μｍ〜１０ｎｍ、例えば０．１μｍ程度の単結晶シリコン層７として析出する。
【００７１】
この場合、単結晶シリコン層７は上述の第１の例で述べたようにサファイア薄膜５０上に（１００）面がエピタキシャル成長したものであるが、これは、上記の段差４によって更に助長される。段差４がエピタキシー層成長の核となるが、これはグラフォエピタキシーと称される公知の現象によるものである（前述の文献６、７、８参照）。これについては図１１に示すように、非晶質基板（ガラス）１に上記の段差４の如き垂直な壁を作り、この上にエピタキシー層を形成すると、図１１（ａ）のようなランダムな面方位であったものが図１１（ｂ）のように（１００）面が段差４の面に沿って結晶成長する。この単結晶粒の大きさは、温度・時間に比例して大きくなるが、温度・時間を低く、短くする時は、上記段差の間隔を短くしなければならない。
【００７２】
こうして、サファイア薄膜５０の格子整合に加え、グラフォエピタキシーによって基板１上に単結晶シリコン層７を析出させた後、図８の（５）のように、表面側の金属インジウム６を塩酸などによって溶解除去し、単結晶シリコン層７をチャネル領域とするＭＯＳトランジスタ（ＴＦＴ）の作製を行う。
【００７３】
即ち、図８（６）に示すように、酸化処理（９５０℃）によって単結晶シリコン層７の表面に厚さ３５０Åのゲート酸化膜８を形成する。
【００７４】
次いで、図８の（７）に示すように、ＮチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、ＰチャネルＭＯＳトランジスタ部をフォトレジスト９でマスクし、Ｐ型不純物イオン（例えばＢ+ ）１０を例えば１０ｋＶで２．７×１０11 ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７の導電型を更にＰ型化したシリコン層１１とする。
【００７５】
次いで、図９の（８）に示すように、ＰチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、今度はＮチャネルＭＯＳトランジスタ部をフォトレジスト１２でマスクし、Ｎ型不純物イオン（例えばＰ+ ）１３を例えば１０ｋＶで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７のＰ型を補償したシリコン層１４とする。
【００７６】
次いで、図９の（９）に示すように、ゲート電極材料としてのリンドープドポリシリコン層１５を例えば、ＣＶＤ法（６２０℃）によって厚さ４０００Åに堆積させる。
【００７７】
次いで、図９の（１０）に示すように、フォトレジスト１６を所定パターンに形成し、これをマスクにしてポリシリコン層１５をゲート電極形状にパターニングし、更に、フォトレジスト１６の除去後に図９の（１１）に示すように、例えば９００℃で６０分間、Ｏ2 中での酸化処理でゲートポリシリコン１５の表面に酸化膜１７を形成する。
【００７８】
次いで、図１０の（１２）に示すように、ＰチャネルＭＯＳトランジスタ部をフォトレジスト１８でマスクし、Ｎ型不純物である例えばＡｓ+ イオン１９を例えば２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、９５０℃で４０分間、Ｎ2 中でのアニールによって、ＮチャネルＭＯＳトランジスタのＮ+ 型ソース領域２０及びドレイン領域２１をそれぞれ形成する。
【００７９】
次いで、図１０の（１３）に示すように、ＮチャネルＭＯＳトランジスタ部をフォトレジスト２２でマスクし、Ｐ型不純物である例えばＢ+ イオン２３を例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、９００℃で５分間、Ｎ2 中でのアニールによって、ＰチャネルＭＯＳトランジスタのＰ+ 型ソース領域２４及びドレイン領域２５をそれぞれ形成する。
【００８０】
次いで、図１０の（１４）に示すように、全面にＣＶＤ法によって、ＳｉＯ2 膜２６を例えば７５０℃で５００Åの厚みに、ＳｉＮ膜２７を例えば４２０℃で２０００Åの厚みに積層し、更に、ボロン及びリンドープドシリケートガラス（ＢＰＳＧ）膜２８をリフロー膜として例えば４５０℃で６０００Åの厚みに形成し、このＢＰＳＧ膜２８を例えば９００℃でＮ2 中でリフローする。
【００８１】
次いで、図１０の（１５）に示すように、絶縁膜の所定位置にコンタクト窓開けを行い、各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのそれぞれのソース又はドレイン電極２９（Ｓ又はＤ）とゲート取出し電極又は配線３０（Ｇ）を形成し、各ＭＯＳトランジスタを完成する。
【００８２】
以上に説明したように、本実施の形態によれば、段差４によって、上述した第１の例による顕著な作用効果を一層向上させ、単結晶シリコンのエピタキシャル成長を良好に行える効果が得られる。
【００８３】
＜第２の実施の形態＞
図１３〜図１４について、本発明の第２の実施の形態を説明する。
【００８４】
本実施の形態では、上述の第１の実施の形態と比べて、図７の（１）に示す工程で、基板１として、歪点が例えば６７０℃程度と低いガラスを用いるので、安価でかつ大型化が容易であり、薄板化（例えば５０μｍ厚さ）すればロール化／長尺化が可能であり、このようなガラス板を採用する。もちろん、石英基板も採用することができる。
【００８５】
そして、上述と同様に段差４を形成した後、図７の（２）に示す工程で、公知のプラズマＣＶＤ法やスパッタ法（基板温度１００〜４００℃）又は公知の減圧ＣＶＤ法（基板温度約５００〜６５０℃）によって、段差４を含む全面にサファイア薄膜５０を５〜２００ｎｍの厚みに堆積させる。
【００８６】
次いで、図７の（３）に示す工程で、サファイア薄膜５０上に、シリコンを約１重量％含有するシリコン・インジウム・ガリウム溶融液６（又はシリコン・ガリウム溶融液）を、段差４を含む全面に亘って、約３５０〜６００℃に加熱された基板１に塗布する。
【００８７】
次いで、基板１を数分〜数１０分間保持した後、徐々に冷却することによって、金属インジウム・ガリウム（又は金属ガリウム）に溶解していたシリコンは、サファイア薄膜５０、更には段差４をシード（種）として図８の（４）に示すようにエピタキシャル成長し、厚さ例えば０．１μｍ程度の単結晶シリコン層７として析出する。
【００８８】
この場合、単結晶シリコン層７は上述したと同様に（１００）面が基板上にエピタキシャル成長したものである。
【００８９】
こうして、基板１上に単結晶シリコン層７を析出させた後、図８の（５）のように、表面側の金属インジウム・ガリウム（又は金属ガリウム）を塩酸などによって溶解除去し、単結晶シリコン層７をパターニングしてＭＯＳトランジスタ（ＴＦＴ）の作製を行う。
【００９０】
即ち、図１３の（６）に示すように、例えば４００℃でのプラズマＣＶＤによって、単結晶シリコン層７の表面に厚さ２０００ÅのＳｉＯ2 膜４０と厚さ５００ÅのＳｉＮ膜４１からなるゲート絶縁膜を形成する。
【００９１】
次いで、図１３の（７）に示すように、ＮチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、Ｐ型不純物イオン（例えばＢ+ ）１０を例えば１０ｋＶで２．７×１０11 ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７の導電型を更にＰ型化したシリコン層１１とする。
【００９２】
次いで、図１３の（８）に示すように、ゲート電極材料としてのＭｏＴａ層４２（Ｍｏ１５％、Ｔａ８５％）を例えば、スパッタ法によって厚さ５０００Åに堆積させる。
【００９３】
次いで、図１３の（９）に示すように、フォトレジスト４３を所定パターンに形成し、これをマスクにしてＭｏＴａ層４２をゲート電極形状にパターニングする。
【００９４】
次いで、図１４の（１０）に示すように、フォトレジスト４３の除去後に、Ｎ型不純物である例えばＡｓ+ イオン１９を例えば２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、１０００℃で１０秒間、ランプアニールすることによって、ＮチャネルＭＯＳトランジスタのＮ+ 型ソース領域４４及びドレイン領域４５をそれぞれ形成する。
【００９５】
次いで、図１４の（１１）に示すように、全面にＣＶＤ法によって、ＳｉＯ2 膜４６を例えば２０００Åの厚みに、リンシリケートガラス（ＰＳＧ）膜４７を例えば５０００Åの厚みに積層する。
【００９６】
次いで、図１４の（１２）に示すように、絶縁膜の所定位置にコンタクト窓開けを行い、各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ＮチャネルＭＯＳＦＥＴのそれぞれのソース又はドレイン電極４８（Ｓ又はＤ）とゲート取出し電極４９（Ｇ）を形成し、各ＮチャネルＭＯＳトランジスタを完成する。
【００９７】
以上に説明したように、本実施の形態によれば、段差４によって、上述した第３の例による顕著な作用効果を一層向上させ、単結晶シリコンのエピタキシャル成長を良好に行える。
【００９８】
以上に述べた本発明の実施の形態は、本発明の技術的思想に基づいて種々変形が可能である。
【００９９】
例えば、上述したサファイア（Ａｌ2 Ｏ3 ）に代えて、単結晶シリコンと格子整合の良好なスピネル構造体（例えばマグネシアスピネル）（ＭｇＯ・Ａｌ2 Ｏ3 ））やフッ化カルシウム（ＣａＦ2 ）などが使用可能である。
【０１００】
また、上述した段差４は基板１に形成する以外にも、図７の（１）に仮想線で示す厚みのサファイア膜又はサファイア基板自体に形成することもできる。また、上記段差の形状を図１２（ａ）〜（ｅ）のように種々に変えることによって、成長層の結晶方位を制御することができる。ＭＯＳトランジスタを作成する場合は、（１００）面が最も多く採用されている。
【０１０１】
なお、上述の第３の例、第１及び第２の実施の形態においても、上述の第２の例と同様に、溶融液層６の塗布時に３族又は５族の不純物をドープすることもできる。
【０１０２】
【発明の作用効果】
本発明によれば、単結晶シリコンと格子整合の良い物質層及び段差をシードにしてシリコンを溶解した低融点金属の溶融液からの単結晶シリコンの析出によってシリコンエピタキシャル層を形成しているので、上記した物質層、低融点金属の溶融液層は低温で形成でき、更には、上記したシリコンエピタキシャル成長時の温度は低温でよいことから、絶縁基板上に低温でシリコン単結晶膜を均一に形成することができる。
【０１０３】
従って、歪点の比較的低いガラス基板やセラミックス基板などの入手し易く、低コストで物性も良好な基板を用いることができ、また基板の大型化も可能となり、また、サファイア薄膜などの上記物質層は、様々な原子の拡散バリヤになるため、ガラス基板からの不純物の拡散を抑制することができる。シリコン単結晶薄膜の電子移動度は、５４０ｃｍ2 ／ｖ・ｓｅｃであって、シリコン基板並の大きな値が得られるため、高速で大電流密度のトランジスタをはじめ、高性能のダイオード、太陽電池、キャパシタ、抵抗等の半導体素子、或いはこれらを集積した電子回路をガラス基板等の上に作成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態を理解するための第１の例による半導体装置の製造プロセスを工程順に示す断面図である。
【図２】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図３】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図４】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図５】 本発明の実施の形態を理解するための第２の例による半導体装置の製造プロセスを工程順に示す断面図である。
【図６】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図７】 本発明の第１の実施の形態による半導体装置の製造プロセスを工程順に示す断面図である。
【図８】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図９】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図１０】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図１１】非晶質基板上のシリコン結晶成長の状況を説明するための概略斜視図である。
【図１２】グラフォエピタキシー技術における各種段差形状とシリコン成長結晶方位を示す概略断面図である。
【図１３】 本発明の第２の実施の形態による半導体装置の製造プロセスを工程順に示す断面図である。
【図１４】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図１５】Ｓｉ−Ｉｎ状態図（Ａ）及びＳｉ−Ｇａ状態図（Ｂ）である。
【符号の説明】
１…ガラス（又は石英）基板、４…段差、
６…シリコン・金属インジウム溶融液層、６Ａ…金属インジウム、
７…単結晶シリコン層、８…ゲート酸化膜、１０、２３…Ｐ型不純物イオン、
１１…Ｐ型不純物注入層、１３、１９…Ｎ型不純物イオン、
１４…Ｎ型不純物注入層、１５、４２…ゲート電極（材料）、１７…酸化膜、
２０、２１、４４、４５…Ｎ+ 型ソース又はドレイン領域、
２４、２５…Ｐ+ 型ソース又はドレイン領域、
２６、２７、２８、４０、４１、４６、４７…絶縁膜、
２９、３０、４８、４９…電極又は配線、５０…サファイア薄膜
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に絶縁基板上にエピタキシャル成長させた単結晶シリコン層を能動領域に用いる絶縁ゲート型電界効果トランジスタの製造に好適な方法に関するものである。
【０００２】
【従来の技術】
従来、基板上に形成した単結晶シリコン層を用いたＭＯＳＦＥＴ（Metal-oxide-semiconductor field effect transistor)であるＴＦＴ（薄膜トランジスタ）は、ポリシリコン層を用いたものと比べて、数倍も大きい電子移動度を有し、高速動作に好適であることが知られている（文献，R.P.Zingg et al,"First MOS transistors on Insulator by Silicon Saturated Liquid Solution Epitaxy". IEEE ELECTRON DEVICE LETTERS.VOL.13,NO.5,MAY 1992 p294-6. 、特公平4-57098 号公報、松村 正清、" 薄膜トランジスタ" 応用物理、第65巻 第8 号(1996)pp842-848,参照) 。
【０００３】
こうした半導体素子において、単結晶シリコン層を基板上に形成するために、以下の種々の成膜技術（１）〜（４）が知られている。
【０００４】
（１）単結晶シリコン基板をシードにして、９２０〜９３０℃に加熱されたインジウム・シリコン溶液又はインジウム・ガリウム・シリコン溶液から、冷却処理によりシリコンエピタキシー層を形成し、この層の上にシリコン半導体層を作成する。（文献１，Soo Hong Lee,"VERY-LOW-TEMPERATURE LIQUID-PHASE EPITAXIAL GROWTH OF SILICON".MATERIALS LETTERS. Vol.9.No.2,3(Jan.,1990)pp53-56. 文献2,R.Bergmann et al,"MOS transistors with epitaxial Si,laterally grown over SiO/Sub 2/ by liquid phase epitaxy."J.Applied Physics A,vol.A54,no.1 p.103-5.文献3,R.P.Zingg et al,"First MOS transistors on Insulator by Silicon Saturated Liquid Solution Epitaxy."IEEE ELECTRON DEVICE LETTERS.VOL.13,NO.5,MAY 1992 p294-6.)
【０００５】
（２）サファイア基板上にシリコンをエピタキシャル成長させる。（文献4,G.A.Garcia,R.E.Reedy,and M.L.Burger,"High-quality CMOS in thin (100nm)silicon on sapphire,"IEEE ELECTRON DEVICE LETTERS.,VOL.9,pp32-34,Jan.,1988.)
【０００６】
（３）酸素イオン注入法により、絶縁基板上にシリコン層を形成する。（文献5,K.Izumi,M.Doken,and H.Ariyoshtl,"CMOS device fabrication on buried SiO2 layers formed by oxygen implantation into silicon,"Electron.Lett.,vol.14,no.18,pp593-594,Aug.1978.)
【０００７】
（４）石英基板の上にステップを形成し、この上にポリシリコン層を形成し、次にこれをレーザ光やストリップヒータで１４００℃以上に加熱する。加熱されたポリシリコン層は、石英基板上に形成されたステップを核にして、エピタキシャル成長層を形成する。（文献6,古川 静二郎,"グラフォエピタキシー" 、電子通信学会誌、Vol.66,No.5,pp486-489.(1983.May). 文献7,Geis,M.W.,et al.:"Crystallographic orientation of silicon on an amorphous substrate using an artificial-relief grating and laser crystallization",Appl.Phys.Letter,35,1,pp71-74(July 1979). 文献8,Geis,M.W.,et al.:"Silicon graphoepitaxy",Jpn.J.Appl.Phys.,Suppl.20-1,pp.39-42(1981).)
【０００７】
【発明が解決しようとする課題】
しかしながら、これまでの公知技術においては、歪点が、比較的低く、しかも大型のガラス板上に、シリコンエピタキシー層を形成できる従来技術は存在しない。また、ガラス板上にステップを形成し、これをエピタキシャル成長の核にしてシリコンを成長させる技術において、シリコンを低温でかつ均一にエピタキシャル成長させることはできない。
【０００８】
本発明の目的は、歪点が比較的低い大型のガラス基板であっても低温で均一にシリコン層をエピタキシャル成長させ、高速で大電流密度の半導体素子を作り込むことのできる方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、
絶縁基板に段差を形成する工程と、
前記段差を含む前記絶縁基板上に、単結晶シリコンと格子整合の良い後述の物質層を 形成する工程と、
前記物質層上に、シリコンを含有する後述の低融点金属の溶融液層を塗布によって形 成する工程と、
次いで冷却処理によって前記溶融液層のシリコンを前記段差及び前記物質層をシード としてエピタキシャル成長させ、単結晶シリコン層を析出させる工程と、
次いで前記単結晶シリコン層上に残る前記低融点金属の層を除去する工程と
を有する、単結晶シリコン層の形成方法を前提とするものである。
また、本発明は、
単結晶シリコンと格子整合の良い後述の物質層を形成する工程と、
前記物質層に段差を形成する工程と、
前記段差を含む前記物質層上に、シリコンを含有する後述の低融点金属の溶融液層を 塗布によって形成する工程と、
次いで冷却処理によって前記溶融液層のシリコンを前記段差及び前記物質層をシード としてエピタキシャル成長させ、単結晶シリコン層を析出させる工程と、
次いで前記単結晶シリコン層上に残る前記低融点金属の層を除去する工程と
を有する、単結晶シリコン層の形成方法も前提とするものである。
【００１０】
即ち、本発明は、上記の前記単結晶シリコン層を析出させた後に、この上に残る前記低融点金属の層を除去する工程に加えて、前記単結晶シリコン層に所定の処理を施して、前記段差の内側に存在する前記単結晶シリコン層をチャネル領域とし、この両側にソース領域及びドレイン領域を有する絶縁ゲート型電界効果トランジスタの構成層を形成する工程を更に有する、半導体装置の製造方法を提供するものである。
【００１１】
本発明の方法によれば、単結晶シリコンと格子整合の良い物質層（例えばサファイア層）及び段差をシードにしてシリコンを溶解した低融点金属の溶融液からの単結晶シリコンの析出によってシリコンエピタキシャル層を形成しているので、次の（Ａ）〜（Ｄ）に示す顕著な作用効果を得ることができる。
【００１２】
（Ａ）上記した物質層は減圧ＣＶＤ（化学的気相成長：基板温度５００〜６００℃）などの方法で形成でき、上記した低融点金属の溶融液層は低温（例えば９００℃）で調製し、それより少し高いだけの温度に加熱した絶縁基板上に塗布によって形成するから、低温（例えば９２０〜９３０℃）でシリコン単結晶膜を均一にしかも容易に形成することができる。特にサファイア薄膜などの上記物質層を採用するため、単結晶シリコンと格子整合が良く（特に格子定数の一致により）、シリコンエピタキシー成長が容易になる。
【００１３】
（Ｂ）従って、歪点の比較的低いガラス基板やセラミックス基板などの入手し易く、低コストで物性も良好な基板を用いることができ、また基板の大型化も可能となる。従って、ガラス基板を広幅・長尺ロール状にし、連続して、シリコン単結晶薄膜を形成することができる。
【００１４】
（Ｃ）サファイア薄膜などの上記物質層は、様々な原子の拡散バリヤになるため、ガラス基板からの不純物の拡散を抑制することができる。
【００１５】
（Ｄ）ガラス基板等の上に低温で形成したシリコン単結晶薄膜の電子移動度は、５４０ｃｍ2 ／ｖ・ｓｅｃ（前述の文献３）であって、シリコン基板並の大きな値が得られるため、高速で大電流密度のトップゲート型、ボトムゲート型、デュアルゲート型ＴＦＴを用いたＬＣＤ（液晶表示装置）、ＥＬ（エレクトロルミネセンス素子）、ＦＥＤ（電界放出型表示装置）用のトランジスタや、太陽電池、ダイオード、キャパシタ、抵抗等の半導体素子、或いはこれらを集積した電子回路をガラス基板等の上に作成することができる。
【００１６】
【発明の実施の形態】
本発明においては、前記物質層を減圧ＣＶＤ法（基板温度約５００〜６５０℃）、プラズマＣＶＤ法、スパッタ法（基板温度約１００〜４００℃）などの低温成膜技術で例えば５〜２００ｎｍの厚みに絶縁基板上に形成し、更にシリコンを１．０〜０．００１重量％含有する低融点金属の溶融液を加熱された前記物質層上に塗布し、所定時間（数分〜数１０分）保持した後、前記冷却処理を徐々に行うのがよい。これによって、厚さ５μｍ〜１０ｎｍの単結晶シリコン膜を得ることができる。
【００１７】
また、前記絶縁基板としてガラス基板を使用することができるが、前記物質層をサファイア、スピネル構造体及びフッ化カルシウムからなる群より選ばれた物質で形成し、前記低融点金属層をインジウム、ガリウム、スズ、ビスマス、鉛、亜鉛、アンチモン及びアルミニウムからなる群より選ばれた少なくとも１種で形成する。
【００１８】
この場合、前記低融点金属としてインジウムを使用するときには前記溶融液層を８５０〜１１００℃（望ましくは９００〜９５０℃）に加熱された前記絶縁基板に塗布し、前記低融点金属としてインジウム・ガリウム又はガリウムで形成するときには前記溶融液層を３００〜１１００℃（望ましくは３５０〜６００℃）又は４００〜１１００℃（望ましくは４２０〜６００℃）に加熱された前記絶縁基板に塗布することができる。基板の加熱は、電気炉やランプ等を用いて基板全体を均一に加熱する方法の他、光レーザー、電子ビーム等によって、所定の場所のみを局部的に加熱する方法も可能である。
【００１９】
このようにシリコンを含有する低融点金属は、図１５に示す状態図から明らかなように、低融点金属の割合に応じて融点が低下する。インジウムを用いるときには、シリコンを含有（例えば１重量％含有）するインジウム溶融液層を８５０〜１１００℃の基板温度で形成するのは、１１００℃程度までは基板として石英板ガラスを使用でき、１１００℃〜８５０℃まではそれよりも耐熱性が低いガラスでも使用できることになる。但し、８５０℃〜６００℃は、アルミノシリケートガラスの最高使用温度（殆んど歪点と同じ）から決められる。ガリウムを用いるときにも、上記と同様の理由から、シリコンを含有（例えば１重量％含有）するガリウム溶融液層を４００〜１１００℃の基板温度で形成することができる。
【００２０】
いずれも、基板として、歪点の低いガラス基板を用い得るので、大型ガラス基板（１ｍ2 以上）上に半導体結晶層を作成することが可能であるが、エピタキシー温度が上記した３５０〜６００℃と一層低い場合は、ガラス基板として、歪点が４７０〜６７０℃と低いガラスを用いることができる。これは、安価で、薄板化が容易であり、長尺ロール化されたガラス板を作製できる。これを用いて、長尺ロール化ガラス板上に、上記手法を用いて、薄いエピタキシー層を連続して又は非連続に作製することができる。上記の溶融液塗布式の他、ガラス基板を上記溶融液に浸して、一定時間（数分〜数十分）保持した後、徐々に引き上げてもよい。溶融液の組成、温度、引き上げ速度によって、エピタキシャル成長層の厚さを制御することができる。塗布式、ディップ式とも、基板を連続又は断続送りして処理できるため、量産性も向上する。
【００２１】
上記したシリコンを溶かした低融点金属から、徐冷によって、上記物質層（更には段差）をシードとして前記単結晶シリコン層を析出させた後に、この上の前記低融点金属層を塩酸などで溶解除去し、しかる後に前記単結晶シリコン層に所定の処理を施して半導体素子を作製することができる。
【００２２】
このように、冷却後に単結晶シリコン層の上に析出した金属インジウムなどの低融点金属薄膜は塩酸等を用いて溶解除去するが、金属インジウム等はシリコン層中に微量（１０16ａｔｏｍｓ／ｃｃ程度）しか残留しないよう作成できるので、作成直後はＰ型半導体が作成される。従って、これはＮチャネルＭＯＳトランジスタの作製にとって都合が良い。しかし、適量のリン原子などのＮ型不純物をイオン注入することによって、Ｎ型半導体結晶層を作成することができるので、ＰチャネルＭＯＳトランジスタを作成することができる。このため、ＣＭＯＳトランジスタも作成できることになる。また、前記溶融液層に、溶解度が大きい３族又は５族元素（Ｂ、Ｐ、Ｓｂ、Ａｓなど）を別途混入し、これによって前記単結晶シリコン層の不純物種及び／又はその濃度を制御するのがよい。
【００２３】
このように、基板上にエピタキシャル成長した前記単結晶シリコン層を絶縁ゲート型電界効果トランジスタのチャネル領域、ソース領域及びドレイン領域に適用し、これら各領域の不純物種及び／又はその濃度を制御することができる。
【００２４】
本発明において、上記物質層は単結晶シリコン成長時のシードとして作用するが、これに加えて、前記絶縁基板上に、前記エピタキシャル成長のシードとなる段差をリアクティブイオンエッチングなどのドライエッチングで形成し、この段差を含む前記絶縁基板上に前記物質層を形成すれば、上記段差もシリコンエピタキシー層成長の核となる。このような段差は、前記物質層に形成することもできる。
【００２５】
次に、本発明を好ましい実施の形態について更に詳細に説明する。
【００２６】
図１〜図４について、本発明の実施の形態を理解するための第１の例を説明する。
【００２７】
まず、図１の（１）に示すように、石英ガラス基板１（ガラス軟化点約１０００℃、厚さ５０ミクロン〜数ｍｍ）の一主面に、サファイア薄膜（厚さ５〜２００ｎｍ）５０を形成する。このサファイア薄膜５０は、高密度プラズマＣＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０３１４号公報参照）により、トリメチルアルミニウムガスを酸化性ガス（酸素・水分）で酸化し、結晶化させて作成する。
【００２８】
次いで、図１の（２）に示すように、サファイア薄膜５０上に、シリコンを約１〜０．００１重量％含有するシリコン・インジウム溶融液６を約９２０〜９３０℃に加熱された基板１に塗布する。
【００２９】
次いで、基板１を数分〜数１０分間保持した後、徐々に冷却することによって、金属インジウムに溶解していたシリコンは、サファイア薄膜５０をシード（種）として図１の（３）に示すようにエピタキシャル成長し、厚さ５μｍ〜１０ｎｍ、例えば０．１μｍ程度の単結晶シリコン層７として析出する。この場合、サファイアは、単結晶シリコンと格子定数が殆んど同じであるので、シリコンはサファイア薄膜５０上に例えば（１００）面がエピタキシーに成長する。この析出は、シリコンをインジウムに溶かした溶融液から生じるため、シリコンの本来の析出温度よりもずっと低温で生じる。
【００３０】
こうして、基板１上に（１００）面の単結晶シリコン層７を析出させた後、図２の（４）のように、表面側に付着・析出した金属インジウム６Ａを塩酸などによって溶解除去し、単結晶シリコン層７をチャネル領域とするＭＯＳトランジスタ（ＴＦＴ）の作製を行う。
【００３１】
即ち、図２（５）に示すように、酸化処理（９５０℃）によって単結晶シリコン層７の表面に厚さ３５０Åのゲート酸化膜８を形成する。
【００３２】
次いで、図２の（６）に示すように、ＮチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、ＰチャネルＭＯＳトランジスタ部をフォトレジスト９でマスクし、Ｐ型不純物イオン（例えばＢ+ ）１０を例えば１０ｋＶで２．７×１０11 ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７の導電型を更にＰ型化したシリコン層１１とする。
【００３３】
次いで、図２の（７）に示すように、ＰチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、今度はＮチャネルＭＯＳトランジスタ部をフォトレジスト１２でマスクし、Ｎ型不純物イオン（例えばＰ+ ）１３を例えば１０ｋＶで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７のＰ型を補償したシリコン層１４とする。
【００３４】
次いで、図３の（８）に示すように、ゲート電極材料としてのリンドープドポリシリコン層１５を例えば、ＣＶＤ法（６２０℃）によって厚さ４０００Åに堆積させる。
【００３５】
次いで、図３の（９）に示すように、フォトレジスト１６を所定パターンに形成し、これをマスクにしてポリシリコン層１５をゲート電極形状にパターニングし、更に、フォトレジスト１６の除去後に図３の（１０）に示すように、例えば９００℃で６０分間、Ｏ2 中での酸化処理でゲートポリシリコン１５の表面に酸化膜１７を形成する。
【００３６】
次いで、図３の（１１）に示すように、ＰチャネルＭＯＳトランジスタ部をフォトレジスト１８でマスクし、Ｎ型不純物である例えばＡｓ+ イオン１９を例えば２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、９５０℃で４０分間、Ｎ2 中でのアニールによって、ＮチャネルＭＯＳトランジスタのＮ+ 型ソース領域２０及びドレイン領域２１をそれぞれ形成する。
【００３７】
次いで、図４の（１２）に示すように、ＮチャネルＭＯＳトランジスタ部をフォトレジスト２２でマスクし、Ｐ型不純物である例えばＢ+ イオン２３を例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、９００℃で５分間、Ｎ2 中でのアニールによって、ＰチャネルＭＯＳトランジスタのＰ+ 型ソース領域２４及びドレイン領域２５をそれぞれ形成する。
【００３８】
次いで、図４の（１３）に示すように、全面にＣＶＤ法によって、ＳｉＯ2 膜２６を例えば７５０℃で５００Åの厚みに、ＳｉＮ膜２７を例えば４２０℃で２０００Åの厚みに積層し、更に、ボロン及びリンドープドシリケートガラス（ＢＰＳＧ）膜２８をリフロー膜として例えば４５０℃で６０００Åの厚みに形成し、このＢＰＳＧ膜２８を例えば９００℃でＮ2 中でリフローする。
【００３９】
次いで、図４の（１４）に示すように、絶縁膜の所定位置にコンタクト窓開けを行い、各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのそれぞれのソース又はドレイン電極２９（Ｓ又はＤ）とゲート取出し電極又は配線３０（Ｇ）を形成し、各ＭＯＳトランジスタを完成する。
【００４０】
以上に説明したように、この例によれば、次の如き顕著な作用効果が得られる。
【００４１】
（ａ）ガラス基板１上に、９２０〜９３０℃と低温でシリコン単結晶薄膜７を均一に形成することができる。
【００４２】
（ｂ）従って、ガラス基板のみならず、セラミック基板などの絶縁基板上に、シリコン単結晶薄膜を形成できるため、歪点が低く、低コストで物性も良好な基板材質を任意に選択でき、また、基板の大型化（１ｍ2 以上）や長尺化（１００ｍ以上）も可能となる。
【００４３】
（ｃ）しかも、最初から上記の溶融液を作製しておけば、塗布などの簡単なプロセスで溶解用金属量も少なくして、安価にシリコンエピタキシー層を作成することができる。
【００４４】
（ｄ）サファイア薄膜５０は、ガラス基板１から単結晶シリコン層７への拡散を抑制するバリアとして作用する。
【００４５】
（ｅ）ガラス基板等の上に形成したシリコン単結晶薄膜７の電子移動度は、５４０ｃｍ2 ／ｖ・ｓｅｃとシリコン基板並の大きな値が得られるため、高速で大電流密度のトランジスタを作成することができる。トランジスタ以外にも、ダイオード、太陽電池、キャパシタ、抵抗等や、これらを集積した電子回路をガラス基板上に作成することができる。ＭＯＳトランジスタ等のシリコン半導体素子を形成するプロセスは、従来公知のポリシリコンＴＦＴ作製プロセスと殆んど変わらない。
【００４６】
上述の第１の例において、単結晶シリコン層７の導電型（又は不純物濃度）を制御するために、図１の（２）のシリコン・インジウム溶融液６の塗布時に不純物を混入又は溶解することができる。
【００４７】
即ち、溶融液６に溶解度が大きい３族又は５族元素を、例えばＢ、Ｐ、Ｓｂ、Ａｓなどを適量ドープしておけば、成長するシリコンエピ層７のＰ型又はＮ型や、キャリア濃度を任意に制御することができる。
【００４８】
図５〜図６について、第３の例を説明する。
【００４９】
この例では、上述の第１の例と比べて、図１の（１）に示す工程で、基板１として、歪点が例えば６７０℃程度と低いガラスを用いるので、安価でかつ大型化が容易であり、薄板化（例えば５０μｍ厚さ）すればロール化／長尺化が可能であり、このようなガラス板を採用する。もちろん、石英基板も採用することができる。
【００５０】
そして、上述と同様にサファイア薄膜５０を形成した後、図１の（２）に示す工程で、シリコンを約１重量％含有するシリコン・インジウム・ガリウム溶融液６（又はシリコン・ガリウム溶融液）を、全面に亘って、約３５０〜６００℃に加熱された基板１に塗布する。
【００５１】
次いで、基板１を数分〜数１０分間保持した後、徐々に冷却することによって、金属インジウム・ガリウム（又は金属ガリウム）に溶解していたシリコンは、サファイア薄膜５０をシード（種）として図１の（３）に示すようにエピタキシャル成長し、厚さ５μｍ〜１０ｎｍ、例えば０．１μｍ程度の単結晶シリコン層７として析出する。この析出は、シリコンをインジウム・ガリウム（又はガリウム）に溶かした溶融液から生じるため、シリコンの本来の析出温度よりもずっと低温で生じる。
【００５２】
こうして、基板１上に単結晶シリコン層７を析出させた後、図２の（４）のように、表面側に付着・析出した金属インジウム・ガリウム（又は金属ガリウム）を塩酸などによって溶解除去し、単結晶シリコン層７をパターニングしてＭＯＳトランジスタ（ＴＦＴ）の作製を行う。
【００５３】
即ち、図５の（５）に示すように、例えば４００℃でのプラズマＣＶＤによって、単結晶シリコン層７の表面に厚さ２０００ÅのＳｉＯ2 膜４０と厚さ５００ÅのＳｉＮ膜４１からなるゲート絶縁膜を形成する。
【００５４】
次いで、図５の（６）に示すように、ＮチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、Ｐ型不純物イオン（例えばＢ+ ）１０を例えば１０ｋＶで２．７×１０11 ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７の導電型を更にＰ型化したシリコン層１１とする。
【００５５】
次いで、図５の（７）に示すように、ゲート電極材料としてのＭｏＴａ層４２（Ｍｏ１５％、Ｔａ８５％）を例えば、スパッタ法によって厚さ５０００Åに堆積させる。
【００５６】
次いで、図５の（８）に示すように、フォトレジスト４３を所定パターンに形成し、これをマスクにしてＭｏＴａ層４２をゲート電極形状にパターニングする。
【００５７】
次いで、図６の（９）に示すように、フォトレジスト４３の除去後に、Ｎ型不純物である例えばＡｓ+ イオン１９を例えば２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、１０００℃で１０秒間、ランプアニールすることによって、ＮチャネルＭＯＳトランジスタのＮ+ 型ソース領域４４及びドレイン領域４５をそれぞれ形成する。
【００５８】
次いで、図６の（１０）に示すように、全面にＣＶＤ法によって、ＳｉＯ2 膜４６を例えば２０００Åの厚みに、リンシリケートガラス（ＰＳＧ）膜４７を例えば５０００Åの厚みに積層する。
【００５９】
次いで、図６の（１１）に示すように、絶縁膜の所定位置にコンタクト窓開けを行い、各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ＮチャネルＭＯＳＦＥＴのそれぞれのソース又はドレイン電極４８（Ｓ又はＤ）とゲート取出し電極４９（Ｇ）を形成し、各ＮチャネルＭＯＳトランジスタを完成する。
【００６０】
以上に説明したように、この例によれば、次の如き顕著な作用効果が得られる。
【００６１】
（ａ）ガラス基板１上に、約３５０〜６００℃と更に低温でシリコン単結晶薄膜７を均一に形成することができる。
【００６２】
（ｂ）従って、低歪点ガラス基板のみならず、セラミック基板、有機基板などの絶縁基板上に、シリコン単結晶薄膜を形成できるため、歪点が低く、低コストで物性も良好な基板材質を任意に選択でき、また、基板の大型化（１ｍ2 以上）や長尺化（１００ｍ以上）も可能となる。ガラス基板や有機基板は、石英板に比べて、安価に作成することができ、さらに薄板化／長尺化／ロール化が可能であるので、シリコン単結晶薄膜を形成した薄板を長尺／ロール化した大型ガラス基板などを生産性良く、安価に作製することができる。
【００６３】
（ｃ）ガラス基板として、歪点が低い（例えば６７０℃）ガラスを用いると、この上層へガラスからその構成元素が拡散して、トランジスタ特性に影響することがあるが、これは、サファイア薄膜５０がバリアとなるために効果的に防止できる。
【００６４】
（ｄ）しかも、最初から上記の溶融液を作製しておけば、塗布などの簡単なプロセスで溶解用金属量も少なくして、安価にシリコンエピタキシー層を作成することができる。
【００６５】
（ｅ）ガラス基板等の上に形成したシリコン単結晶薄膜７の電子移動度は、５４０ｃｍ2 ／ｖ・ｓｅｃとシリコン基板並の大きな値が得られるため、高速で大電流密度のトランジスタを作成することができる。トランジスタ以外にも、ダイオード、太陽電池、キャパシタ、抵抗等や、これらを集積した電子回路をガラス基板上に作成することができる。ＭＯＳトランジスタ等のシリコン半導体素子を形成するプロセスは、従来公知のポリシリコンＴＦＴ作製プロセスと殆んど変わらない。
【００６６】
＜第１の実施の形態＞
図７〜図１２について、本発明の第１の実施の形態を説明する。
【００６７】
まず、図７の（１）に示すように、石英ガラス基板１の一主面に、フォトレジスト２を所定パターンに形成し、これをマスクとして例えばＣＦ4 プラズマのＦ+ イオン３を照射し、リアクティブイオンエッチング（ＲＩＥ）によって基板１に段差４を複数個形成する。この場合、段差４は、後述の単結晶シリコンのエピタキシャル成長時のシードとなるものであって、深さｄ０．１μｍ、幅ｗ１．５〜１．９μｍであってよい。
【００６８】
次いで、図７の（２）に示すように、フォトレジスト２の除去後に、上述の第１の例で述べたと同様に、公知の減圧ＣＶＤ法（基板温度約５００〜６５０℃）やプラズマＣＶＤ法によって、段差４を含む全面にサファイア薄膜５０を５〜２００ｎｍの厚みに堆積させる。
【００６９】
次いで、図７の（３）に示すように、サファイア薄膜５０上に、シリコンを約１〜０．００１重量％含有するシリコン・インジウム溶融液６を約９２０〜９３０℃に加熱された基板１に塗布する。
【００７０】
次いで、基板１を数分〜数１０分間保持した後、徐々に冷却することによって、金属インジウムに溶解していたシリコンは、サファイア薄膜５０をシード（種）として図８の（４）に示すようにエピタキシャル成長し、厚さ５μｍ〜１０ｎｍ、例えば０．１μｍ程度の単結晶シリコン層７として析出する。
【００７１】
この場合、単結晶シリコン層７は上述の第１の例で述べたようにサファイア薄膜５０上に（１００）面がエピタキシャル成長したものであるが、これは、上記の段差４によって更に助長される。段差４がエピタキシー層成長の核となるが、これはグラフォエピタキシーと称される公知の現象によるものである（前述の文献６、７、８参照）。これについては図１１に示すように、非晶質基板（ガラス）１に上記の段差４の如き垂直な壁を作り、この上にエピタキシー層を形成すると、図１１（ａ）のようなランダムな面方位であったものが図１１（ｂ）のように（１００）面が段差４の面に沿って結晶成長する。この単結晶粒の大きさは、温度・時間に比例して大きくなるが、温度・時間を低く、短くする時は、上記段差の間隔を短くしなければならない。
【００７２】
こうして、サファイア薄膜５０の格子整合に加え、グラフォエピタキシーによって基板１上に単結晶シリコン層７を析出させた後、図８の（５）のように、表面側の金属インジウム６を塩酸などによって溶解除去し、単結晶シリコン層７をチャネル領域とするＭＯＳトランジスタ（ＴＦＴ）の作製を行う。
【００７３】
即ち、図８（６）に示すように、酸化処理（９５０℃）によって単結晶シリコン層７の表面に厚さ３５０Åのゲート酸化膜８を形成する。
【００７４】
次いで、図８の（７）に示すように、ＮチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、ＰチャネルＭＯＳトランジスタ部をフォトレジスト９でマスクし、Ｐ型不純物イオン（例えばＢ+ ）１０を例えば１０ｋＶで２．７×１０11 ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７の導電型を更にＰ型化したシリコン層１１とする。
【００７５】
次いで、図９の（８）に示すように、ＰチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、今度はＮチャネルＭＯＳトランジスタ部をフォトレジスト１２でマスクし、Ｎ型不純物イオン（例えばＰ+ ）１３を例えば１０ｋＶで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７のＰ型を補償したシリコン層１４とする。
【００７６】
次いで、図９の（９）に示すように、ゲート電極材料としてのリンドープドポリシリコン層１５を例えば、ＣＶＤ法（６２０℃）によって厚さ４０００Åに堆積させる。
【００７７】
次いで、図９の（１０）に示すように、フォトレジスト１６を所定パターンに形成し、これをマスクにしてポリシリコン層１５をゲート電極形状にパターニングし、更に、フォトレジスト１６の除去後に図９の（１１）に示すように、例えば９００℃で６０分間、Ｏ2 中での酸化処理でゲートポリシリコン１５の表面に酸化膜１７を形成する。
【００７８】
次いで、図１０の（１２）に示すように、ＰチャネルＭＯＳトランジスタ部をフォトレジスト１８でマスクし、Ｎ型不純物である例えばＡｓ+ イオン１９を例えば２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、９５０℃で４０分間、Ｎ2 中でのアニールによって、ＮチャネルＭＯＳトランジスタのＮ+ 型ソース領域２０及びドレイン領域２１をそれぞれ形成する。
【００７９】
次いで、図１０の（１３）に示すように、ＮチャネルＭＯＳトランジスタ部をフォトレジスト２２でマスクし、Ｐ型不純物である例えばＢ+ イオン２３を例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、９００℃で５分間、Ｎ2 中でのアニールによって、ＰチャネルＭＯＳトランジスタのＰ+ 型ソース領域２４及びドレイン領域２５をそれぞれ形成する。
【００８０】
次いで、図１０の（１４）に示すように、全面にＣＶＤ法によって、ＳｉＯ2 膜２６を例えば７５０℃で５００Åの厚みに、ＳｉＮ膜２７を例えば４２０℃で２０００Åの厚みに積層し、更に、ボロン及びリンドープドシリケートガラス（ＢＰＳＧ）膜２８をリフロー膜として例えば４５０℃で６０００Åの厚みに形成し、このＢＰＳＧ膜２８を例えば９００℃でＮ2 中でリフローする。
【００８１】
次いで、図１０の（１５）に示すように、絶縁膜の所定位置にコンタクト窓開けを行い、各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのそれぞれのソース又はドレイン電極２９（Ｓ又はＤ）とゲート取出し電極又は配線３０（Ｇ）を形成し、各ＭＯＳトランジスタを完成する。
【００８２】
以上に説明したように、本実施の形態によれば、段差４によって、上述した第１の例による顕著な作用効果を一層向上させ、単結晶シリコンのエピタキシャル成長を良好に行える効果が得られる。
【００８３】
＜第２の実施の形態＞
図１３〜図１４について、本発明の第２の実施の形態を説明する。
【００８４】
本実施の形態では、上述の第１の実施の形態と比べて、図７の（１）に示す工程で、基板１として、歪点が例えば６７０℃程度と低いガラスを用いるので、安価でかつ大型化が容易であり、薄板化（例えば５０μｍ厚さ）すればロール化／長尺化が可能であり、このようなガラス板を採用する。もちろん、石英基板も採用することができる。
【００８５】
そして、上述と同様に段差４を形成した後、図７の（２）に示す工程で、公知のプラズマＣＶＤ法やスパッタ法（基板温度１００〜４００℃）又は公知の減圧ＣＶＤ法（基板温度約５００〜６５０℃）によって、段差４を含む全面にサファイア薄膜５０を５〜２００ｎｍの厚みに堆積させる。
【００８６】
次いで、図７の（３）に示す工程で、サファイア薄膜５０上に、シリコンを約１重量％含有するシリコン・インジウム・ガリウム溶融液６（又はシリコン・ガリウム溶融液）を、段差４を含む全面に亘って、約３５０〜６００℃に加熱された基板１に塗布する。
【００８７】
次いで、基板１を数分〜数１０分間保持した後、徐々に冷却することによって、金属インジウム・ガリウム（又は金属ガリウム）に溶解していたシリコンは、サファイア薄膜５０、更には段差４をシード（種）として図８の（４）に示すようにエピタキシャル成長し、厚さ例えば０．１μｍ程度の単結晶シリコン層７として析出する。
【００８８】
この場合、単結晶シリコン層７は上述したと同様に（１００）面が基板上にエピタキシャル成長したものである。
【００８９】
こうして、基板１上に単結晶シリコン層７を析出させた後、図８の（５）のように、表面側の金属インジウム・ガリウム（又は金属ガリウム）を塩酸などによって溶解除去し、単結晶シリコン層７をパターニングしてＭＯＳトランジスタ（ＴＦＴ）の作製を行う。
【００９０】
即ち、図１３の（６）に示すように、例えば４００℃でのプラズマＣＶＤによって、単結晶シリコン層７の表面に厚さ２０００ÅのＳｉＯ2 膜４０と厚さ５００ÅのＳｉＮ膜４１からなるゲート絶縁膜を形成する。
【００９１】
次いで、図１３の（７）に示すように、ＮチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、Ｐ型不純物イオン（例えばＢ+ ）１０を例えば１０ｋＶで２．７×１０11 ａｔｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７の導電型を更にＰ型化したシリコン層１１とする。
【００９２】
次いで、図１３の（８）に示すように、ゲート電極材料としてのＭｏＴａ層４２（Ｍｏ１５％、Ｔａ８５％）を例えば、スパッタ法によって厚さ５０００Åに堆積させる。
【００９３】
次いで、図１３の（９）に示すように、フォトレジスト４３を所定パターンに形成し、これをマスクにしてＭｏＴａ層４２をゲート電極形状にパターニングする。
【００９４】
次いで、図１４の（１０）に示すように、フォトレジスト４３の除去後に、Ｎ型不純物である例えばＡｓ+ イオン１９を例えば２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し、１０００℃で１０秒間、ランプアニールすることによって、ＮチャネルＭＯＳトランジスタのＮ+ 型ソース領域４４及びドレイン領域４５をそれぞれ形成する。
【００９５】
次いで、図１４の（１１）に示すように、全面にＣＶＤ法によって、ＳｉＯ2 膜４６を例えば２０００Åの厚みに、リンシリケートガラス（ＰＳＧ）膜４７を例えば５０００Åの厚みに積層する。
【００９６】
次いで、図１４の（１２）に示すように、絶縁膜の所定位置にコンタクト窓開けを行い、各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ＮチャネルＭＯＳＦＥＴのそれぞれのソース又はドレイン電極４８（Ｓ又はＤ）とゲート取出し電極４９（Ｇ）を形成し、各ＮチャネルＭＯＳトランジスタを完成する。
【００９７】
以上に説明したように、本実施の形態によれば、段差４によって、上述した第３の例による顕著な作用効果を一層向上させ、単結晶シリコンのエピタキシャル成長を良好に行える。
【００９８】
以上に述べた本発明の実施の形態は、本発明の技術的思想に基づいて種々変形が可能である。
【００９９】
例えば、上述したサファイア（Ａｌ2 Ｏ3 ）に代えて、単結晶シリコンと格子整合の良好なスピネル構造体（例えばマグネシアスピネル）（ＭｇＯ・Ａｌ2 Ｏ3 ））やフッ化カルシウム（ＣａＦ2 ）などが使用可能である。
【０１００】
また、上述した段差４は基板１に形成する以外にも、図７の（１）に仮想線で示す厚みのサファイア膜又はサファイア基板自体に形成することもできる。また、上記段差の形状を図１２（ａ）〜（ｅ）のように種々に変えることによって、成長層の結晶方位を制御することができる。ＭＯＳトランジスタを作成する場合は、（１００）面が最も多く採用されている。
【０１０１】
なお、上述の第３の例、第１及び第２の実施の形態においても、上述の第２の例と同様に、溶融液層６の塗布時に３族又は５族の不純物をドープすることもできる。
【０１０２】
【発明の作用効果】
本発明によれば、単結晶シリコンと格子整合の良い物質層及び段差をシードにしてシリコンを溶解した低融点金属の溶融液からの単結晶シリコンの析出によってシリコンエピタキシャル層を形成しているので、上記した物質層、低融点金属の溶融液層は低温で形成でき、更には、上記したシリコンエピタキシャル成長時の温度は低温でよいことから、絶縁基板上に低温でシリコン単結晶膜を均一に形成することができる。
【０１０３】
従って、歪点の比較的低いガラス基板やセラミックス基板などの入手し易く、低コストで物性も良好な基板を用いることができ、また基板の大型化も可能となり、また、サファイア薄膜などの上記物質層は、様々な原子の拡散バリヤになるため、ガラス基板からの不純物の拡散を抑制することができる。シリコン単結晶薄膜の電子移動度は、５４０ｃｍ2 ／ｖ・ｓｅｃであって、シリコン基板並の大きな値が得られるため、高速で大電流密度のトランジスタをはじめ、高性能のダイオード、太陽電池、キャパシタ、抵抗等の半導体素子、或いはこれらを集積した電子回路をガラス基板等の上に作成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態を理解するための第１の例による半導体装置の製造プロセスを工程順に示す断面図である。
【図２】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図３】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図４】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図５】 本発明の実施の形態を理解するための第２の例による半導体装置の製造プロセスを工程順に示す断面図である。
【図６】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図７】 本発明の第１の実施の形態による半導体装置の製造プロセスを工程順に示す断面図である。
【図８】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図９】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図１０】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図１１】非晶質基板上のシリコン結晶成長の状況を説明するための概略斜視図である。
【図１２】グラフォエピタキシー技術における各種段差形状とシリコン成長結晶方位を示す概略断面図である。
【図１３】 本発明の第２の実施の形態による半導体装置の製造プロセスを工程順に示す断面図である。
【図１４】 同、半導体装置の製造プロセスを工程順に示す断面図である。
【図１５】Ｓｉ−Ｉｎ状態図（Ａ）及びＳｉ−Ｇａ状態図（Ｂ）である。
【符号の説明】
１…ガラス（又は石英）基板、４…段差、
６…シリコン・金属インジウム溶融液層、６Ａ…金属インジウム、
７…単結晶シリコン層、８…ゲート酸化膜、１０、２３…Ｐ型不純物イオン、
１１…Ｐ型不純物注入層、１３、１９…Ｎ型不純物イオン、
１４…Ｎ型不純物注入層、１５、４２…ゲート電極（材料）、１７…酸化膜、
２０、２１、４４、４５…Ｎ+ 型ソース又はドレイン領域、
２４、２５…Ｐ+ 型ソース又はドレイン領域、
２６、２７、２８、４０、４１、４６、４７…絶縁膜、
２９、３０、４８、４９…電極又は配線、５０…サファイア薄膜
Claims (7)
- 絶縁基板に段差を形成する工程と、
前記段差を含む前記絶縁基板上に、サファイア、スピネル構造体及びフッ化カルシウ ムからなる群より選ばれた物質からなる物質層を形成する工程と、
前記物質層上に、シリコンを含有しかつインジウム、ガリウム、スズ、ビスマス、鉛 、亜鉛、アンチモン及びアルミニウムからなる群より選ばれた少なくとも１種からなる 低融点金属の溶融液層を塗布によって形成する工程と、
次いで冷却処理によって前記溶融液層のシリコンを前記段差及び前記物質層をシード としてエピタキシャル成長させ、単結晶シリコン層を析出させる工程と、
前記単結晶シリコン層の析出後に、この上に残る前記低融点金属の層を除去する工程 と、
しかる後に前記単結晶シリコン層に所定の処理を施して、前記段差の内側に存在する 前記単結晶シリコン層をチャネル領域とし、この両側にソース領域及びドレイン領域を 有する絶縁ゲート型電界効果トランジスタの構成層を形成する工程と
を有する、半導体装置の製造方法。 - サファイア、スピネル構造体及びフッ化カルシウムからなる群より選 ばれた物質からなる物質層を形成する工程と、
前記物質層に段差を形成する工程と、
前記段差を含む前記物質層上に、シリコンを含有しかつインジウム、ガリウム、スズ 、ビスマス、鉛、亜鉛、アンチモン及びアルミニウムからなる群より選ばれた少なくと も１種からなる低融点金属の溶融液層を塗布によって形成する工程と、
次いで冷却処理によって前記溶融液層のシリコンを前記段差及び前記物質層をシード としてエピタキシャル成長させ、単結晶シリコン層を析出させる工程と、
前記単結晶シリコン層の析出後に、この上に残る前記低融点金属の層を除去する工程 と、
しかる後に前記単結晶シリコン層に所定の処理を施して、前記段差の内側に存在する 前記単結晶シリコン層をチャネル領域とし、この両側にソース領域及びドレイン領域を 有する絶縁ゲート型電界効果トランジスタの構成層を形成する工程と
を有する、半導体装置の製造方法。 - 前記チャネル領域、ソース領域及びドレイン領域の各領域の３族又は５族の不純物種及び／又はその濃度を制御する、請求項１又は２に記載した半導体装置の製造方法。
- 前記段差をドライエッチングによって形成し、前記物質層を減圧ＣＶＤ（化学的気相成長）法、プラズマＣＶＤ法又はスパッタ法によって形成し、シリコンを１．０〜０．００１重量％含有する前記低融点金属の溶融液を加熱された絶縁基板に塗布し、所定時間保持した後、前記冷却処理を行う、請求項１又は２に記載した半導体装置の製造方法。
- 前記物質層を形成する絶縁基板としてガラス基板を使用する、請求項１又は２に記載した半導体装置の製造方法。
- 前記低融点金属としてインジウムを使用するときには前記溶融液層を８５０〜１１００℃に加熱された絶縁基板に塗布し、前記低融点金属としてインジウム・ガリウム又はガリウムを使用するときには前記溶融液層を３００〜１１００℃又は４００〜１１００℃に加熱された前記絶縁基板に塗布する、請求項１又は２に記載した半導体装置の製造方法。
- 前記溶融液層に３族又は５族の不純物元素を混入させ、これによって前記単結晶シリコン層の不純物種及び／又はその濃度を制御する、請求項１又は２に記載した半導体装置の製造方法。
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