JP2001177099A

JP2001177099A - 薄膜トランジスタの製造方法およびアクティブマトリクス基板ならびに薄膜成膜装置

Info

Publication number: JP2001177099A
Application number: JP35505999A
Authority: JP
Inventors: Motonari Sai; 基成蔡
Original assignee: Frontec Inc
Current assignee: Frontec Inc
Priority date: 1999-12-14
Filing date: 1999-12-14
Publication date: 2001-06-29

Abstract

(57)【要約】【課題】製造プロセスを簡単化することができ、ＴＡ
Ｔの短縮や製造コストの低減に寄与し得るＴＦＴの製造
方法を提供する。【解決手段】本発明のＴＦＴの製造方法は、透明基板
７上に多結晶シリコン膜２２、絶縁膜２３、金属膜２４
を連続成膜した後、金属膜２４をパターニングしてゲー
ト電極１３に加工し、多結晶シリコン膜２２に選択性イ
オン注入処理を施し、次いで絶縁膜２３および多結晶シ
リコン膜２２をパターニングすることにより多結晶シリ
コン膜２２をソース領域８、ドレイン領域９およびチャ
ネル領域１０を有する半導体層１１に加工するとともに
絶縁膜２３を多結晶シリコン膜２２の上面上にゲート絶
縁膜１２として残存させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
の製造方法およびアクティブマトリクス基板、ならびに
前記製造方法を実現するための薄膜成膜装置に関し、特
に成膜後のアニール処理を経ない多結晶シリコン膜を半
導体層として用いた薄膜トランジスタの製造方法に関す
るものである。

【０００２】

【従来の技術】液晶表示パネルを構成するアクティブマ
トリクス基板においては、複数のソース線と複数のゲー
ト線がマトリクス状に配設され、隣接する２本のソース
線と隣接する２本のゲート線とに囲まれた領域が各画素
を構成している。そして、各画素にはそれぞれ画素電極
が設けられ、その画素電極に対する信号の書き込みを制
御するためのスイッチング素子が設けられている。この
スイッチング素子としては薄膜トランジスタ（Thin Fil
m Transistor, 以下、ＴＦＴと略記する）が多用されて
おり、特にトップゲート構造のＴＦＴの一例を以下に説
明する。

【０００３】トップゲート型ＴＦＴは、図１１に示すよ
うに、透明基板１０１上にソース領域１０２とドレイン
領域１０４とチャネル領域１０３とを有するアイランド
状の半導体層１０５が設けられ、チャネル領域１０３上
にゲート絶縁膜１０６が設けられ、ゲート絶縁膜１０６
上にはゲート電極１０７が設けられている。ゲート電極
１０７および半導体層１０５を覆うように層間絶縁膜１
０８が設けられ、層間絶縁膜１０８上にはコンタクトホ
ール１０９を通じて半導体層１０５のソース領域１０２
に接続されたソース電極１１０が設けられるとともに、
コンタクトホール１１１を通じて半導体層１０５のドレ
イン領域１０４に接続されたドレイン電極１１２が設け
られている。そして、このＴＦＴがアクティブマトリク
ス基板の各画素のスイッチング素子として用いられる場
合には、これらソース電極１１０、ドレイン電極１１２
を覆うように層間絶縁膜１０８上にパッシベーション膜
１１３が設けられ、パッシベーション膜１１３のコンタ
クトホール１１４を通じてドレイン電極１１２に接続さ
れた画素電極１１５が設けられている。

【０００４】上記ＴＦＴの構造において、各層を構成す
る材料の一例を挙げると、半導体層１０５は多結晶シリ
コン（poly−Si）から構成され、ソース電極１１０、ド
レイン電極１１２およびゲート電極１０７は導電性金属
材料から構成され、画素電極１１５はインジウム錫酸化
物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の
透明導電膜から構成されている。また、ゲート絶縁膜１
０６、層間絶縁膜１０８等の絶縁膜はシリコン酸化膜
（ＳｉＯ₂膜）から構成され、パッシベーション膜１１
３はシリコン窒化膜（ＳｉＮ_x膜）から構成されてい
る。このＴＦＴは、ゲート電極１０７に電圧を印加した
際の電界の作用によりチャネル領域１０３に誘起される
電荷を制御することでソース−ドレイン間に流れる電流
をオン、オフし、スイッチング素子として機能する。

【０００５】上に例示したように、近年、液晶表示パネ
ルのアクティブマトリクス基板等にスイッチング素子と
して用いられるＴＦＴでは、上記半導体層として多結晶
シリコンが多用されるようになってきた。その理由は、
多結晶シリコンはアモルファスシリコンに比べてキャリ
アの移動度が大きく、アモルファスシリコンの移動度が
０．３〜１cm²/V・sec 程度であるのに対して、多結晶シ
リコンの移動度は１０〜１００cm²/V・sec 程度が得られ
る。このように、いわゆる多結晶シリコンＴＦＴは、ア
モルファスシリコンＴＦＴに比べてキャリアの移動度が
大きいことから駆動能力が大きく、高速動作が可能にな
るという利点を有しているからである。

【０００６】

【発明が解決しようとする課題】ところで、上記ＴＦＴ
の製造プロセスにおいて、半導体層をなす多結晶シリコ
ン膜の成膜は以下の工程を経て行われていた。まず、低
圧熱ＣＶＤ装置を用いて基板上にアモルファスシリコン
膜を成膜する。この際、アモルファスシリコン膜の組織
中には水素が含有されるので、続いて、例えば電気炉型
等の熱アニール装置を用いて基板を加熱し、アモルファ
スシリコン膜の脱水素処理を行う。その後、例えばＸｅ
Ｃｌ、ＡｒＦ、ＡｒＣｌ、ＸｅＦ等のハロゲンガスを用
いたガスレーザアニール装置を用いて脱水素後のアモル
ファスシリコン膜の多結晶化を行い、アモルファスシリ
コン膜を多結晶シリコン膜に変換していた。

【０００７】この方法は一般的に固相成長法と呼ばれる
多結晶シリコン膜の形成法である。この他、低圧ＣＶＤ
法、スパッタ法などを用いて直接多結晶シリコンを成膜
することもできるが、従来、このようにして直接成膜し
た多結晶シリコンの場合、結晶粒径が小さく、キャリア
の移動度があまり大きくならなかった。そこで、比較的
低温で一旦アモルファスシリコンを成膜した後、それよ
り高温の熱処理（アニール処理）を施し、数μｍの結晶
粒径を持つ多結晶シリコン膜を成長させる、という方法
が採用されていた。

【０００８】しかしながら、上記従来の多結晶シリコン
膜の形成方法では、水素を含有したアモルファスシリコ
ン（以下、水素化アモルファスシリコンという）の成
膜、水素化アモルファスシリコン膜の脱水素処理、アモ
ルファスシリコン膜の多結晶化処理、と成膜プロセスが
複雑であり、ＴＡＴ（Turn Around Time、完成までの時
間）が増加する原因となっていた。また、製造コストが
高騰する原因ともなっていた。さらに、装置間で基板を
搬送する際、基板が大気中に曝されることになり、基板
の表面に自然酸化膜が形成されたり、パーティクルや有
機物等の汚染が付着するという問題もあり、ＴＦＴの歩
留まりや信頼性が低下する恐れがあった。さらに、この
問題を解消するために自然酸化膜の除去工程や洗浄工程
を加えると、ＴＡＴがますます悪化するという問題があ
った。製造装置としても、低圧熱ＣＶＤ装置、熱アニー
ル装置、レーザアニール装置と高価な装置が別個に必要
であり、設備費の高騰や製造ライン内の装置占有スペー
スの増大につながっていた。

【０００９】本発明は、上記の課題を解決するためにな
されたものであって、製造プロセスを簡単化することが
でき、ＴＡＴの短縮や製造コストの低減に寄与し得るＴ
ＦＴの製造方法、およびこのＴＦＴを備えたアクティブ
マトリクス基板を提供することを目的とする。さらに、
製造ライン等に用いて合理的な装置であり、本発明のＴ
ＦＴの製造方法に用いて好適な薄膜成膜装置を提供する
ことを目的とする。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＴＦＴの製造方法は、少なくとも表面が
絶縁性である基板上に多結晶シリコン膜を成膜する工程
と、多結晶シリコン膜表面に絶縁膜を成膜する工程と、
次いで絶縁膜表面に導電膜を成膜する工程とを連続して
行った後、導電膜にフォトリソグラフィー処理およびエ
ッチング処理を施すことにより導電膜をゲート電極に加
工する工程と、多結晶シリコン膜に選択性イオン注入処
理を施し、次いで絶縁膜および多結晶シリコン膜にフォ
トリソグラフィー処理およびエッチング処理を施すこと
により多結晶シリコン膜をソース領域、ドレイン領域お
よびチャネル領域を有する半導体層に加工するとともに
絶縁膜を多結晶シリコン膜の上面上にゲート絶縁膜とし
て残存させる工程とを有することを特徴とする。

【００１１】従来の多結晶シリコンＴＦＴの製造方法
は、アモルファスシリコンの成膜後、アニール処理を施
してアモルファスシリコンを多結晶化し、多結晶シリコ
ンからなる半導体層を形成していた。直接成膜した後、
アニール等の熱処理を経ていない多結晶シリコン（この
多結晶シリコンのことを以下、as-depo.多結晶シリコン
と記す）では、キャリアの移動度があまり大きくなら
ず、アモルファスシリコンと同等だったからである。こ
れに対して、本出願人は鋭意研究した結果、多結晶シリ
コン膜をある特定の成膜方法によって成膜すれば、移動
度１００には至らないものの、as-depo.多結晶シリコン
でもアモルファスシリコンと比べると充分に大きな移動
度が得られることを発見した。

【００１２】そこで、本発明のＴＦＴの製造方法は、こ
のas-depo.多結晶シリコン膜をそのままＴＦＴの半導体
層に利用したものである。まず多結晶シリコン膜、絶縁
膜、導電膜を順次成膜した後、導電膜にフォトリソグラ
フィー処理およびエッチング処理を施して導電膜をゲー
ト電極に加工する。次に、多結晶シリコン膜に選択性イ
オン注入処理を施した後、絶縁膜および多結晶シリコン
膜にフォトリソグラフィー処理およびエッチング処理を
施して多結晶シリコン膜をソース領域、ドレイン領域お
よびチャネル領域を有する半導体層に加工するととも
に、絶縁膜を多結晶シリコン膜の上面上にゲート絶縁膜
として残存させる。

【００１３】この製造方法によれば、従来アモルファス
シリコン成膜後に行っていたアニール工程が不要になる
ため、多結晶シリコン膜、絶縁膜、導電膜の３層の膜の
成膜工程を連続して行うことができる。したがって、ア
ニール工程が必須であった従来の多結晶シリコンＴＦＴ
の製造方法に比べて、ＴＡＴの短縮、製造コストの低減
を図ることができる。

【００１４】上記本発明のＴＦＴの製造方法では、多結
晶シリコン膜の成膜工程と絶縁膜の成膜工程と導電膜の
成膜工程とを連続して行うと記載したが、これら３層の
膜を基板を大気に曝すことなく連続して成膜することが
望ましい。この構成によれば、基板の表面に自然酸化膜
が形成されたり、パーティクルや有機物等の汚染が付着
するという従来の問題が回避できるので、ＴＦＴの歩留
の向上、信頼性の向上を図ることができる。また、成膜
工程中に自然酸化膜の除去工程や洗浄工程を加える必要
もない。

【００１５】前述したように、ある程度高い移動度を有
する、本発明の製造方法に好適な多結晶シリコン膜の成
膜方法として、スパッタ法を用いることができる。特
に、スパッタリングガスとしてヘリウムガスを用いた２
周波励起スパッタ法を用いることが望ましい。「２周波
励起スパッタ法」とは、ターゲットを保持する上部電極
側と基板を保持する下部電極側の双方に高周波電力を印
加してスパッタを行う方法のことである。

【００１６】本発明のアクティブマトリクス基板は、ソ
ース領域とドレイン領域との間に介在するチャネル領域
を有する多結晶シリコン膜からなる半導体層と、半導体
層の上面上に形成された絶縁膜からなるゲート絶縁膜
と、ゲート絶縁膜を介してチャネル領域の上方に形成さ
れた導電膜からなるゲート電極とを有する薄膜トランジ
スタを有し、導電膜からなるとともにゲート電極と連接
して設けられたゲート配線の下方に、多結晶シリコン膜
と絶縁膜とが下から順に積層されていることを特徴とす
る。

【００１７】本発明のアクティブマトリクス基板は、上
記本発明のＴＦＴの製造方法により得られるものであ
る。本発明のＴＦＴの製造方法は、多結晶シリコン膜、
絶縁膜、導電膜を積層した後、導電膜のみをパターニン
グしてゲート電極に加工し、絶縁膜および多結晶シリコ
ン膜をパターニングして多結晶シリコン膜を半導体層に
加工するとともに絶縁膜を多結晶シリコン膜の上面上に
ゲート絶縁膜として残存させるものである。したがっ
て、ゲート配線の箇所もＴＦＴの箇所と同様の積層構造
とならざるを得ない。すなわち、ゲート電極に連接して
設けられるゲート配線の下方には、as-depo.多結晶シリ
コン膜と絶縁膜とが下から順に積層された構造を採る。
この配線構造は、本発明のＴＦＴの製造方法を用いた場
合に特有のものである。

【００１８】本発明の薄膜成膜装置は、基板上に多結晶
シリコン膜を成膜する第１の成膜室と、多結晶シリコン
膜上に絶縁膜を成膜する第２の成膜室と、絶縁膜上に導
電膜を成膜する第３の成膜室とが、基板搬送室を介して
大気に対して気密保持可能に連設されたことを特徴とす
る。この薄膜成膜装置を用いることにより、多結晶シリ
コン膜、絶縁膜、導電膜の３層の膜を大気に曝すことな
く連続して成膜することが可能になる。そして、成膜装
置の合理化が図れ、設備費の削減や製造ラインの省スペ
ース化に寄与することができる。

【００１９】上記の薄膜成膜装置のうち、特に第１の成
膜室および第２の成膜室の具体的な構成としては、例え
ば第１の成膜室がスパッタ成膜室、第２の成膜室がプラ
ズマＣＶＤ成膜室である構成、もしくは第１の成膜室が
ラジアルラインスロットアンテナ型プラズマＣＶＤ成膜
室、第２の成膜室がプラズマＣＶＤ成膜室である構成等
を採用することができる。

【００２０】

【発明の実施の形態】以下、本発明の一実施の形態を図
１ないし図１０を参照して説明する。図１は本実施の形
態のＴＦＴの製造方法により得られたＴＦＴを有するア
クティブマトリクス基板の構成を示す平面図である。こ
のアクティブマトリクス基板は、例えば液晶表示パネル
の液晶を挟んで対峙する２枚の基板のうちの一方の基板
を構成するものである。

【００２１】アクティブマトリクス基板１は、図１に示
すように、複数のソース線２と複数のゲート線３がマト
リクス状に配設され、隣接する２本のソース線２と隣接
する２本のゲート線３とに囲まれた領域が１つの画素４
となる。そして、各画素４にはそれぞれ画素電極５が設
けられ、その画素電極５に対する信号の書き込みを制御
するためのスイッチング素子が設けられている。このス
イッチング素子はトップゲート構造（順スタガ型ともい
う）のＴＦＴ６である。

【００２２】ＴＦＴの断面構造を図３Ｇの破断線の右側
に示す。図３Ｇの破断線の右側の図は図１のＲ−Ｒ線に
沿う断面図である。ガラス等の透明基板７の上面に、ｎ
型不純物が拡散されたソース領域８およびドレイン領域
９とチャネル領域１０とを有する多結晶シリコン膜から
なるアイランド状の半導体層１１が形成されている。半
導体層１１の上面にゲート絶縁膜１２が形成され、チャ
ネル領域１０の上方にはゲート絶縁膜１２を介してゲー
ト電極１３が形成されている。ゲート電極１３および半
導体層１１を覆うように層間絶縁膜１４が形成され、層
間絶縁膜１４を貫通して半導体層１１のソース領域８、
ドレイン領域９にそれぞれ達するコンタクトホール１
５，１６が形成されている。コンタクトホール１５上に
は半導体層１１のソース領域８に電気的に接続されたソ
ース電極１７が形成されるとともに、コンタクトホール
１６上には半導体層１１のドレイン領域９に電気的に接
続されたドレイン電極１８が形成されている。そして、
ソース電極１７、ドレイン電極１８を覆うように層間絶
縁膜１４上にパッシベーション膜１９が形成され、パッ
シベーション膜１９のコンタクトホール２０を通じてド
レイン電極１８に電気的に接続された画素電極５が形成
されている。

【００２３】なお、本実施の形態のＴＦＴ６のゲート電
極１３、ソース電極１７は、図１に示したように、ゲー
ト線３、ソース線２と一体に形成され、これらゲート線
３、ソース線２からそれぞれ分岐したものである。本実
施の形態において、例えばゲート絶縁膜１２および層間
絶縁膜１４はシリコン酸化膜等の絶縁膜、ゲート線３お
よびゲート電極１３、ソース線２およびソース電極１７
およびドレイン電極１８はアルミニウム等の金属膜（導
電膜）、パッシベーション膜１９はシリコン窒化膜等の
絶縁膜、画素電極５はＩＴＯ等の透明導電膜で形成され
ている。

【００２４】ゲート線３の部分の断面構造を図３Ｇの破
断線の左側に示す。図３Ｇの破断線の左側の図は図１の
Ｌ−Ｌ線に沿う断面図である。透明基板７の上面に多結
晶シリコン膜２２、絶縁膜２３、ゲート線３をなす金属
膜２４が積層され、これら３層の積層膜が層間絶縁膜１
４およびパッシベーション膜１９に覆われている。多結
晶シリコン膜２２はＴＦＴ６の半導体層１１を構成する
もの、絶縁膜２３はＴＦＴ６のゲート絶縁膜１２を構成
するもの、金属膜２４はＴＦＴ６のゲート電極１３を構
成するものであり、実際にはこの金属膜２４のみがゲー
ト線３を構成している。従来一般のＴＦＴの製造方法を
用いた場合、ゲート配線構造は透明基板上に金属膜から
なるゲート線が通るのみであるが、このような積層構造
のゲート配線構造を採るのは本発明特有のものである。

【００２５】次に、このアクティブマトリクス基板１を
製造する手順を、工程断面図である図２および図３、工
程平面図である図４および図５、薄膜成膜装置の構成を
示す図６ないし図１０を参照しながら説明する。なお、
図２および図３の工程断面図は、上述したように破断線
の右側がＴＦＴの部分、破断線の左側がゲート線の部分
を示している。

【００２６】まず、図２Ａに示すように、ガラス基板等
の透明基板７上に、後にＴＦＴ６の半導体層１１となる
多結晶シリコン膜２２、ゲート絶縁膜１２となるシリコ
ン酸化膜等の絶縁膜２３、ゲート電極１３となるアルミ
ニウム等の金属膜２４を連続的に成膜する。

【００２７】ここで、これら３層を連続成膜する際に使
用する薄膜成膜装置について説明する。図６は本実施の
形態の薄膜成膜装置３１を示す概略構成図であり、略五
角形状の基板搬送室３２の周囲に、３つの成膜室３３，
３４，３５と１つのローダ室３６と１つのアンローダ室
３７とが連設されている。また、３つの成膜室の内訳
は、多結晶シリコン膜２２を成膜する第１成膜室３３、
シリコン酸化膜等の絶縁膜２３を成膜する第２成膜室３
４、アルミニウム等の金属膜２４を成膜する第３成膜室
３５、である。

【００２８】次に、個々の成膜室の構成を説明する。図
７は第１成膜室３３の概略構成を示す図であり、この第
１成膜室３３は多結晶シリコン膜２２を成膜するための
２周波励起型スパッタ成膜室である。

【００２９】図７に示す第１成膜室３３は、減圧状態に
保持可能なチャンバー３９を有しており、図６に示した
基板搬送室３２の側方にゲートバルブ４０を介して連設
されている。チャンバー３９の上部に上部電極４１が設
けられ、上部電極４１の下面にシリコンターゲット４２
が着脱可能に装着されるとともに、チャンバー３９の下
部には下部電極４３が設けられ、下部電極４３の上面に
透明基板７が着脱可能に装着されている。なお、シリコ
ンターゲット４２または透明基板７の装着には静電チャ
ック等の周知の装着手段が用いられている。

【００３０】そして、上部電極４１に第１の高周波電源
４４が接続されるとともに、上部電極４１と第１の高周
波電源４４との間には整合回路４５が組み込まれてお
り、高周波の反射波をゼロにする作用を奏している。ま
た、上部電極４１には、インピーダンス調整用のローパ
スフィルタなどのバンドパスフィルタ４６を介して直流
電源４７が接続されている。このバンドパスフィルタ４
６は、直流電源４７に高周波が乗らないように回路のイ
ンピーダンスを無限大に調整するものである。さらに、
下部電極４３にも第２の高周波電源４８が接続されると
ともに、下部電極４３と第２の高周波電源４８との間に
は上記整合回路４５と同様の作用を奏する整合回路４９
が組み込まれている。なお、第１成膜室３３は、真空引
き用およびガス排気用の排気ユニット５０、チャンバー
３９内へのガス供給機構５１等を有しているが、図７で
はこれらを簡略化して図示した。

【００３１】この第１成膜室３３を用いて多結晶シリコ
ン膜２２を成膜する際には、チャンバー３９内をヘリウ
ムガス雰囲気とし、上部電極４１にシリコンターゲット
４２を、下部電極４３に透明基板７を装着した状態で、
上部電極４１に第１の高周波電源４４から高周波電力を
供給し、直流電源４７から負荷直流電力を供給するとと
もに、下部電極４３に第２の高周波電源４８から高周波
電力を供給する。これにより、ヘリウムイオンによって
シリコンターゲット４２がスパッタされ、透明基板７上
に多結晶シリコン膜２２が成膜される。

【００３２】なお、多結晶シリコン膜２２を成膜するた
めの第１成膜室３３として、上記のスパッタ成膜室に代
えて、ラジアルラインスロットアンテナ型プラズマＣＶ
Ｄ成膜室を用いることもできる。図９はラジアルライン
スロットアンテナ型のプラズマＣＶＤ成膜室５３の概略
構成を示しており、マイクロ波を放射するラジアルライ
ンスロットアンテナ５４を備えたマイクロ波プラズマ励
起方式の成膜室である。また、図１０はラジアルライン
スロットアンテナ５４の平面図である。

【００３３】図９に示すように、チャンバー５５の上部
にラジアルラインスロットアンテナ５４が設置されてお
り、これと対向するようにチャンバー５５の下部には透
明基板７を支持するためのサセプタ５６が設置されてい
る。したがって、透明基板７の上方がプラズマ形成空間
５７となり、ラジアルラインスロットアンテナ５４から
このプラズマ形成空間５７に向けてマイクロ波が放射さ
れるようになっている。ラジアルラインスロットアンテ
ナ５４の表面にはマイクロ波放射用の多数のスロット穴
（図９においては図示を省略する）が設けられ、マイク
ロ波発生システム５８で生成された２．４５ＧＨｚのマ
イクロ波が導波管５９、同軸導波管変換器６０を経てア
ンテナ５４の裏面側から給電される構成となっている。

【００３４】ラジアルラインスロットアンテナ５４は、
円板状の導体６１の下面に例えばＡｌＮ、Ａｌ₂Ｏ₃等の
誘電体材料からなるマイクロ波の遅波路形成体６２が固
定され、遅波路形成体６２の下面には、多数のスロット
穴６３を有するアルミニウム等の金属板からなるスロッ
ト体６４が配置されている。さらに、スロット体６４の
下面に、マイクロ波を透過させる性質を持つ、例えばＡ
ｌＮ、Ａｌ₂Ｏ₃等の誘電体からなる押さえ体６５が固定
されている。押さえ体６５はその周縁部でネジ６６によ
り導体６１に固定されており、したがって、スロット体
６４は遅波路形成体６２と押さえ体６５とをなす２枚の
誘電体板の間に挟持された状態で固定されている。

【００３５】ラジアルラインスロットアンテナ５４のス
ロット穴６３の平面的な配置は図１０に示す通りであ
り、一対のスロット穴６３が同心円状に多数配置されて
おり、マイクロ波はこれらスロット穴６３から空間に放
射される。なお、図１０中の符号６７はネジ孔である。
さらに、ラジアルラインスロットアンテナ５４の導体６
１には、マイクロ波給電による加熱を防止するための冷
却水を流す冷却管（図示略）が挿通されている。

【００３６】図９に示すように、チャンバー５５上部の
周縁部にガス導入ポート６８が設けられており、反応ガ
ス供給源（図示略）から供給される反応ガスが配管６９
を通してチャンバー５５内のプラズマ形成空間５７に供
給されるようになっている。一方、チャンバー５５の下
部には排気口７０が設けられ、排気口７０に接続された
真空ポンプ等の真空排気源（図示略）によりチャンバー
５５内が減圧されるようになっている。また、チャンバ
ー５５の側方には、チャンバー５５内を大気に開放する
ことなく基板搬送室３２との間で透明基板７の搬出入を
行うためのロードロック室７１が設けられている。

【００３７】上記構成のラジアルラインスロットアンテ
ナ型プラズマＣＶＤ成膜室５３においては、ガス導入ポ
ート６８から成膜に必要な反応ガス、例えばＳｉＨ₄、
ＰＨ₃等のガスがチャンバー５５内に供給される。そし
て、ラジアルラインスロットアンテナ５４から放射され
た２．４５ＧＨｚのマイクロ波によってプラズマ形成空
間５７においてプラズマが発生し、反応ガスが解離して
生じたラジカルが基板表面で化学反応を起こすことによ
って多結晶シリコン膜２２が形成される。

【００３８】図８は第２成膜室３４の概略構成を示す図
であり、この第２成膜室３４はシリコン酸化膜等の絶縁
膜２３を成膜するための２周波励起型プラズマＣＶＤ成
膜室である。

【００３９】図８に示すように、チャンバー７４の上部
に高周波電極７５およびシャワープレート７６が設けら
れ、チャンバー７４の下部にはシャワープレート７６に
対向して透明基板７を載置するサセプタ電極７７が設け
られている。高周波電極７５は、導電体からなるハウジ
ング７８の内部に整合回路７９が収納された高周波電極
側マッチングボックス８０を介して第１の高周波電源８
１と接続されている。また、高周波電極７５とシャワー
プレート７６とにより空間８２が形成され、この空間８
２内に反応ガスを導入するためのガス導入管８３が設け
られている。そして、ガス導入管８３を通じてこの空間
８２内に導入された反応ガスは、シャワープレート７６
の多数の孔７６ａからチャンバー７４内に供給されるよ
うになっている。なお、符号８４はチャンバー７４の壁
部と高周波電極７５とを絶縁する絶縁体である。

【００４０】サセプタ電極７７の周囲にサセプタシール
ド８５が設けられ、サセプタ電極７７およびサセプタシ
ールド８５はベローズ８６により上下動可能に構成され
ている。この構成によって、高周波電極７５とサセプタ
電極７７との間の距離が調整可能となっている。また、
サセプタ電極７７は、内部に整合回路が収納されたサセ
プタ電極側マッチングボックス８７を介して第２の高周
波電源８８と接続されている。

【００４１】高周波電極側マッチングボックス８０に
は、ハウジング７８の内部に第１の高周波電源８１と高
周波電極７５との間のインピーダンスの整合を図る整合
回路７９が備えられ、第１の高周波電源８１からの高周
波電力が整合回路７９を経て給電線８９により高周波電
極７５に供給されるようになっている。整合回路７９の
構成は、第１の高周波電源８１に対してコイル９０とチ
ューニングコンデンサ９１が直列に接続され、これと並
列にロードコンデンサ９２が接続され一端が接地されて
いる。そして、チューニングコンデンサ９１の容量を調
整することにより第１の高周波電源８１と高周波電極７
５との間のインピーダンスの調整が行われる。

【００４２】高周波電極側マッチングボックス８０のハ
ウジング７８の側壁は給電線８９に対して非平行に形成
されている。これにより、給電時に流れる高周波電流の
往路の電流と復路の電流との流れ方向が非平行になり、
相互インダクタンスの増大を防止することができる。そ
の結果、第２成膜室３４での電力消費効率が大きく向上
し、シリコン酸化膜の成膜速度の増大、膜質の向上を図
ることができる。

【００４３】上記構成の第２成膜室３４においてシリコ
ン酸化膜の成膜を行う際には、サセプタ電極７７上に透
明基板７を載置し、第１、第２の高周波電源８１，８８
から高周波電極７５とサセプタ電極７７の双方にそれぞ
れ高周波電力を印加するとともにガス導入管８３からシ
ャワープレート７６を介してモノシラン等を含む反応ガ
スをチャンバー７４内に供給してプラズマを発生させ、
透明基板７上にシリコン酸化膜を成膜する。

【００４４】また、第３成膜室３５は、アルミニウム等
の一般的な金属膜を成膜するためのスパッタ成膜室であ
り、ごく一般的なスパッタ装置の構成で良いため、説明
を省略する。勿論、第１成膜室３３と同様の構成として
もかまわない。

【００４５】図６に示すローダ室３６、アンローダ室３
７には、ローダカセット（図示略）、アンローダカセッ
ト（図示略）が着脱可能に設けられている。これら２つ
のカセットは、複数枚の透明基板７が収容可能なもので
あり、ローダカセットに成膜前の基板７が収容され、ア
ンローダカセットには成膜済の基板７が収容される。そ
して、３つの成膜室３３，３４，３５とローダ室３６、
アンローダ室３７の中央に位置する基板搬送室３２に基
板搬送ロボット９４が設置されている。基板搬送ロボッ
ト９４はその上部に伸縮自在なリンク機構を有するアー
ム９５を有し、アーム９５は回転可能かつ昇降可能とな
っており、アーム９５の先端部で基板７を支持、搬送す
るようになっている。

【００４６】上記構成の薄膜成膜装置３１は、例えば各
成膜室３３，３４，３５における成膜条件等、種々の処
理条件や処理シーケンスをオペレータが設定する他は、
各部の動作が制御部（図示略）により制御されており、
自動運転する構成になっている。したがって、この薄膜
成膜装置３１を使用する際には、処理前の基板７をロー
ダカセットにセットし、オペレータがスタートスイッチ
を操作すれば、基板搬送ロボット９４によりローダカセ
ットから各成膜室３３，３４，３５内に基板７が搬送さ
れ、各成膜室３３，３４，３５で多結晶シリコン膜の成
膜、シリコン酸化膜の成膜、アルミニウム膜の成膜の一
連の成膜処理が順次自動的に行われた後、基板搬送ロボ
ット９４によりアンローダカセットに収容される。

【００４７】その際、各成膜室３３，３４，３５やロー
ダ室３６、アンローダ室３７と基板搬送室３２との間に
はロードロック室やゲートバルブ等が設置され、大気に
対して気密状態が保持される構成になっており、薄膜成
膜装置３１内に一旦導入された基板７は全く大気に曝さ
れることなく、成膜が行われる。したがって、多結晶シ
リコン膜、絶縁膜、金属膜の３層の界面に自然酸化膜が
成長したり、パーティクルや汚染が侵入することがな
く、清浄な界面が得られる。

【００４８】次に、多結晶シリコン膜２２、絶縁膜２
３、金属膜２４の３層の連続成膜が終了した後、図２Ｂ
に示すように、フォトリソグラフィー処理によりゲート
線３およびゲート電極１３の形状となるレジストパター
ン（図示せず）を形成し、金属膜２４のみをエッチング
し得るエッチャントを用いてエッチング処理を行うこと
により、最上層の金属膜２４のみをパターニングしてゲ
ート線３およびゲート電極１３を形成する。この際、平
面形状は図４Ｂのようになる。以下同様に、図４Ｄは図
２Ｄ、図５Ｆは図３Ｆ、図５Ｇは図３Ｇの時点の平面図
を示す。

【００４９】次に、図２Ｃに示すように、ゲート線３お
よびゲート電極１３の上方からリン、砒素等のｎ型不純
物をイオン注入することによって、多結晶シリコン膜２
２のうち、ゲート線３およびゲート電極１３の下方（チ
ャネル領域１０となる領域）を除いた領域をｎ型不純物
拡散領域２５とする。その後、レジストパターンを除去
する。

【００５０】次に、図２Ｄに示すように、フォトリソグ
ラフィー処理により半導体層１１のアイランド状の形状
となるレジストパターン（図示せず）を形成し、絶縁膜
２３および多結晶シリコン膜２２をエッチングし得るエ
ッチャントを用いてエッチング処理を行うことにより、
絶縁膜２３および多結晶シリコン膜２２をパターニング
してソース領域８、ドレイン領域９を有する半導体層１
１を形成する。ここで、ソース領域８とドレイン領域９
との間がチャネル領域１０となる。絶縁膜２３は、半導
体層１１と同一形状のまま半導体層１１の上面に残存し
てゲート絶縁膜１２となる。また、ゲート線３の部分は
下から多結晶シリコン膜２２、絶縁膜２３、金属膜２４
の３層が積層された状態となる。平面形状は図４Ｄに示
す通りである。ゲート線３の部分では３層の積層膜が直
線的に延び、ＴＦＴ６の半導体層１１の部分では多結晶
シリコン膜２２、絶縁膜２３の２層がゲート線３と直交
する方向に外側に張り出した形状となる。

【００５１】以下の工程は従来の製造プロセスと同様で
ある。図３Ｅに示すように、全面にシリコン酸化膜から
なる層間絶縁膜１４を成膜する。次いで、フォトリソグ
ラフィー処理およびエッチング処理によりこの層間絶縁
膜１４をパターニングし、半導体層１１のソース領域
８、ドレイン領域９にそれぞれ達するコンタクトホール
１５，１６を形成する。

【００５２】次いで、図３Ｆおよび図５Ｆに示すよう
に、全面にＡｌ等の金属膜を成膜し、これをパターニン
グすることによりソース線２およびソース電極１７、ド
レイン電極１８をそれぞれ形成する。

【００５３】次に、図３Ｇおよび図５Ｇに示すように、
全面にシリコン窒化膜からなるパッシベーション膜１９
を成膜した後、フォトリソグラフィー処理およびエッチ
ング処理によりパッシベーション膜１９をパターニング
し、ドレイン電極１８に達するコンタクトホール２０を
形成する。次いで、全面にＩＴＯ等の透明導電膜を成膜
し、フォトリソグラフィー処理およびエッチング処理に
よりパターニングすることにより画素電極５を形成す
る。以上の工程により、画素電極５と接続されたＴＦＴ
６を有するアクティブマトリクス基板１が完成する。

【００５４】本実施の形態の製造方法は、as-depo.多結
晶シリコン膜をそのままＴＦＴ６の半導体層１１に利用
するものであり、従来アモルファスシリコン成膜後に行
っていたアニール工程が不要になるため、多結晶シリコ
ン膜２２、絶縁膜２３、金属膜２４の３層の成膜を連続
して行うことができる。したがって、アニール工程が必
須であった従来の製造方法に比べてＴＡＴの短縮、製造
コストの低減を図ることができる。

【００５５】また、多結晶シリコン膜２２、絶縁膜２
３、金属膜２４の成膜を、基板を大気に曝すことなく連
続して行う方法であるため、これらの膜の界面に自然酸
化膜が形成されたり、パーティクルや有機物等の汚染が
付着するという従来の問題が回避できる。その結果、Ｔ
ＦＴの歩留の向上、信頼性の向上を図ることができる。

【００５６】さらに、多結晶シリコン膜２２、絶縁膜２
３、金属膜２４をそれぞれ成膜する第１の成膜室３３、
第２の成膜室３４、第３の成膜室３５を備えた薄膜成膜
装置３１を用いるので、成膜装置を１台でまかなうこと
ができ、設備費の削減や製造ラインの省スペース化にも
寄与することができる。

【００５７】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えばＴＦＴの各部を構成する具体的な膜の種類、薄膜成
膜装置の具体的な構成等に関しては、適宜変更が可能で
ある。

【００５８】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、as-depo.多結晶シリコン膜をそのままＴＦＴの
半導体層に利用するものであり、従来アモルファスシリ
コン成膜後に行っていたアニール工程が不要になるた
め、多結晶シリコン膜、絶縁膜、導電膜の３層の成膜を
連続して行うことができる。したがって、アニール工程
が必須であった従来の製造方法に比べてＴＡＴの短縮、
製造コストの低減を図ることができる。また、多結晶シ
リコン膜、絶縁膜、導電膜の成膜を、基板を大気に曝す
ことなく連続して行った場合、これらの膜の界面に自然
酸化膜が形成されたり、パーティクルや有機物等の汚染
が付着することがないため、歩留向上、信頼性向上を図
ることができる。さらに、多結晶シリコン膜、絶縁膜、
導電膜をそれぞれ成膜する第１の成膜室、第２の成膜
室、第３の成膜室を備えた薄膜成膜装置を用いた場合、
成膜装置を１台でまかなうことができ、設備費の削減や
製造ラインの省スペース化にも寄与することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のＴＦＴの製造方法に
より得られたＴＦＴを有するアクティブマトリクス基板
の構成を示す平面図である。

【図２】同、ＴＦＴの製造方法を順を追って示す工程
断面図である。

【図３】同、工程断面図の続きである。

【図４】同、ＴＦＴの製造方法を順を追って示す工程
平面図である。

【図５】同、工程平面図の続きである。

【図６】同、ＴＦＴの製造方法に用いる薄膜成膜装置
を示す概略構成図である。

【図７】同、薄膜成膜装置の第１成膜室を示す概略構
成図である。

【図８】同、第２成膜室を示す概略構成図である。

【図９】同、第１成膜室の他の例を示す概略構成図で
ある。

【図１０】同、第１成膜室の他の例に用いるラジアル
ラインスロットアンテナの平面図である。

【図１１】従来のトップゲート型ＴＦＴの一構造例を
示す断面図である。

【符号の説明】

１アクティブマトリクス基板２ソース線３ゲート線６薄膜トランジスタ（ＴＦＴ）７透明基板８ソース領域９ドレイン領域１０チャネル領域１１半導体層１２ゲート絶縁膜１３ゲート電極１７ソース電極１８ドレイン電極２２多結晶シリコン膜２３絶縁膜２４金属膜（導電膜）３１薄膜成膜装置３２基板搬送室３３第１成膜室３４第２成膜室３５第３成膜室

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１７Ｊ６１８ＡＦターム(参考） 2H092 JA25 JA29 JA38 JA42 JA44 JA46 JA47 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA04 KA07 MA05 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA35 MA37 MA41 NA25 NA27 PA06 QA07 5C094 AA13 AA25 AA31 AA42 AA43 AA44 AA48 BA03 BA43 CA19 DA13 DB04 EA04 EA05 EB02 FA01 FA02 FB02 FB12 FB14 FB15 GB10 5F045 AA08 AA09 AA19 AB03 AB32 AC01 AF07 BB08 BB14 CA15 DQ17 EB08 EB09 EH02 EH05 EH06 EH07 EH14 EJ05 EJ09 EM05 EN04 HA14 HA15 HA25 5F110 AA16 BB01 CC02 DD02 EE03 EE44 EE45 FF02 FF28 FF30 GG02 GG13 GG43 GG45 HL07 QQ09 QQ10

Claims

【特許請求の範囲】

【請求項１】少なくとも表面が絶縁性である基板上に
多結晶シリコン膜を成膜する工程と、該多結晶シリコン
膜表面に絶縁膜を成膜する工程と、次いで該絶縁膜表面
に導電膜を成膜する工程とを連続して行った後、前記導
電膜にフォトリソグラフィー処理およびエッチング処理
を施すことにより該導電膜をゲート電極に加工する工程
と、前記多結晶シリコン膜に選択性イオン注入処理を施
し、次いで前記絶縁膜および前記多結晶シリコン膜にフ
ォトリソグラフィー処理およびエッチング処理を施すこ
とにより前記多結晶シリコン膜をソース領域、ドレイン
領域およびチャネル領域を有する半導体層に加工すると
ともに前記絶縁膜を前記多結晶シリコン膜の上面上にゲ
ート絶縁膜として残存させる工程とを有することを特徴
とする薄膜トランジスタの製造方法。
【請求項２】前記多結晶シリコン膜と前記絶縁膜と前
記導電膜とを前記基板を大気に曝すことなく連続して成
膜することを特徴とする請求項１記載の薄膜トランジス
タの製造方法。
【請求項３】前記多結晶シリコン膜をスパッタ法によ
り成膜することを特徴とする請求項１記載の薄膜トラン
ジスタの製造方法。
【請求項４】ソース領域とドレイン領域との間に介在
するチャネル領域を有する多結晶シリコン膜からなる半
導体層と、該半導体層の上面上に形成された絶縁膜から
なるゲート絶縁膜と、該ゲート絶縁膜を介して前記チャ
ネル領域の上方に形成された導電膜からなるゲート電極
とを有する薄膜トランジスタを有し、前記導電膜からな
るとともに前記ゲート電極と連接して設けられたゲート
配線の下方に、前記多結晶シリコン膜と前記絶縁膜とが
下から順に積層されていることを特徴とするアクティブ
マトリクス基板。
【請求項５】基板上に多結晶シリコン膜を成膜する第
１の成膜室と、前記多結晶シリコン膜上に絶縁膜を成膜
する第２の成膜室と、前記絶縁膜上に導電膜を成膜する
第３の成膜室とが、基板搬送室を介して大気に対して気
密保持可能に連設されたことを特徴とする薄膜成膜装
置。
【請求項６】前記第１の成膜室がスパッタ成膜室であ
り、前記第２の成膜室がプラズマＣＶＤ成膜室であるこ
とを特徴とする請求項５記載の薄膜成膜装置。
【請求項７】前記第１の成膜室がラジアルラインスロ
ットアンテナ型プラズマＣＶＤ成膜室であり、前記第２
の成膜室がプラズマＣＶＤ成膜室であることを特徴とす
る請求項５記載の薄膜成膜装置。