KR930007757B1 - Mos 트랜지스터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 MOS 트랜지스터의 단면도.
제2도는 본 발명에 따른 MOS 트랜지스터의 제조공정도.
제3도는 저표면 저항 확산층의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트 2 : 측벽
3 : 층간절연막 4 : 금속
5 : 필드산화막 6 : 기판
본 발명은 MOS 트랜지스터의 제조 방법에 관한 것으로, 특히 고밀도 CMOS회로 설계를 위한 MOS 트랜지스터의 소오스 및 드레인 영역 형성공정에 관한 것이다.
종래 MOS 트랜지스터는 제1도에 단면도로 도시된 바와같이 필드산화막(5)에 형성된 실리콘기판(6)에 폴리실리콘으로 게이트(1)를 형성하고 트랜지스터의 채널길이의 감소를 방지하기 위하여 게이트(1)에 산화막으로서 측벽(2)을 형성한 다음 트랜지스터의 소오스 및 드레인 영역에 n+형 또는 P+형이 이온주입을 행하고, 저면에 층간절연막(3)을 증착하고 접점을 형성한 후 금속(4)으로 도선을 형성하는 구성으로 되어 있다.
상기 MOS 트랜지스터의 게이트(1)에 문턱전압(드레숄드 전압) 이상의 전압을 인가하면 트랜지스터의 소오스와 드레인 사이에는 채널이 형성되어 전류가 흐르게되고 문턱전압 이하의 전압이 인가될 경우에는 드레인과 소오스간에 채널이 형성되지 않아서 전류의 흐름이 차단된다. 따라서 MOS 트랜지스터는 스위칭소자로서 이용될 수 있다. 그러나 상기한 종래의 트랜지스터에 있어서는 트랜지스터의 소오스 및 드레인 영역의 실리콘에 직접 이온주입을 행하므로 살로우 접합(Shallow Junction)을 얻는데 한계가 있었고, 살로우 접합 MOSFET는 금속스파이킹(metal spiking)에 의하여 접합 특성이 저하될 가능성이 높았다.
또한 제1도에 도시된 바와같이 접점과 게이트간의 간격(A)과 접점과 액티브층간의 간격(B) 때문에 소규모의 트랜지스터제작에 한계가 있었으며, 이들 간격을 적재하면 접점과 불순물 층간의 오정열(misalignment)에 의한 접합특성의 저하를 초래하는 문제가 있었다.
본 발명은 상기한 문제점을 해결하기 위한 것으로 CMOS 공정중 n+형 또는 P+형 확산층을 형성하기 위한 마스킹 공정과 측벽 형성을 위한 비등방성 식각공정을 이용하여 자동적으로 트랜지스터의 소오스와 드레인을 형성하여 디바이스의 축소화에 대비한 살로우 접합 MOSFET를 제작하는데에 그 목적이 있다.
본 발명의 또 하나의 목적은 금속 접점형성시 금속스파이킹 또는 층간의 오정열에 의한 접합특성 저하를 방지한 트랜지스터 제조방법의 제공에 있다. 이하 제2도를 참조하여 본 발명의 제조방법을 상세히 설명한다.
본 발명에서는 n형 MOSFET의 제조를 일실시예로서 설명한다. 먼저 제2도(A)와 같이 p형 기판위에 일반적 MOSFET 제조 공법으로 필드산화막(5), 게이트 산화막까지 형성시킨 다음, 2000Å 정도의 폴리실리콘층(Poly Ⅰ과 700-800℃에서 의 저온산화막(LTO)층의 2개층를 증착하고 패터닝하여 게이트를 형성하고, 동도(B)와 같이 전면에 800Å 정도의 산화막층을 증착하고 비등방성 식각 공정을 행하여 게이트(1)에 측벽(2)을 형성한다. 이때에 식각 공정은 트랜지스터의 소오스와 드레인영역의 실리콘이 노출되도록 충분히 행하여져야 한다.
다음에 동도(C)와 같이 500-1000Å 정도의 제2의 폴리실리콘층을 증착한 후 소오스와 드레인 영역을 형성할 위치에 포도마스킹 또는 에칭공정에 의하여 제2의 폴리실리콘층을 패턴화하고, 다음에 동도(D)와 같이 n형의 불순물을 주입시킨 후 800-900℃에서 열처리 및 활성화시켜서 기판(6)에 얇은 n+형의 소오스 및 드레인 영역(n+)을 형성한다.
즉, 제2의 폴리실리콘층(Poly Ⅱ)표면에 n형의 불순물을 주입함으로서 제2의 폴리실리콘층이 도핑되고, 이 상태에서 열처리 및 활성화시키면 제2의 폴리실리콘층의 불순물을 기판으로 확산되어 소오스와 드레인 영역을 형성하게 된다.
다음에 동도(E)와 같이 소오스와 드레인 영역에 금속배선을 연결하기 위하여 PSG 또는 BPSG(Boron Phosphorous Silica Glass)와 같은 층간절연막(3)을 증착한 후 접점을 형성하고 금속(Al)을 증착하여 패터닝을 행한다. 이때 MOSFET 제작과정에 있어서 확산층위에는 제2폴리실리콘층 패턴을 형성하여 저표현 저항 확산층을 형성한다(제3도).
이와같이 구성된 본 발명에 따른 MOS 트랜지스터는 살로우소오스/드레인 접합형성이 유리하여 단체널(short channel) 트랜지스터의 특성을 개선할 수 있고, 금속 스파이킹에 의한 접합특성 저하를 예방할 수 있게 된다.
또한 도우핑된 폴리실리콘층이 n+또는 P+확산층과 함께 병렬로 되어 저표면 저항 확산층 제작에 응용할 수 있으며, 고집적회로(IC)제작을 위한 소형트랜지스터를 설계할 수 있는 등 많은 효과를 얻을 수 있다.
Claims (1)
- 반도체 기판상에 필드영역과 활성영역을 정의한 후 제1다결정 실리콘과 산화막을 차례로 증착하고 이들을 함께 패터닝하여 게이트 전극을 형성하는 단계, 노출된 전표면에 산화막을 증착하고 이것에 비등방성 에칭공정을 수행하여 상기 게이트 전극의 측벽에 측QUR산화막을 형성하는 단계, 필드영역상의 일부와 게이트 전극상의 일부에 걸치도록 소오스/드레인 전극 영역위치에 소오스/드레인 전극으로 사용된 제2다결정 실리콘을 형성하는 단계, 상기 제2다결정 실리콘에 반도체 기판과 반대 도전형의 불순물을 주입하여 소오스/드레인 전극을 만들고, 불순물이 도우핑된 이 다결정 실리콘을 열처리하여 이것의 하측에 해당하는 기판의 표면내에 소오스/드레인 영역으로 사용되는 불순물확산영역을 형성하는 단계, 노출된 전면에 층간 절연막을 형성하고, 이를 에치하여 소오스/드레인 전극의 표면 일부가 노출되도록 금속배선을 위한 콘택홀들을 형성하는 단계, 그리고 노출된 전면에 금속을 WMD착하고, 이를 패터닝하여, 상기 콘택홀들에서 금속배선을 형성하는 단계가 구비됨을 특징으로 하는 MOS 트랜지스터의 제조방법.
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