JPH06820Y2 - アクテイブマトリクス基板 - Google Patents
アクテイブマトリクス基板Info
- Publication number
- JPH06820Y2 JPH06820Y2 JP1986006616U JP661686U JPH06820Y2 JP H06820 Y2 JPH06820 Y2 JP H06820Y2 JP 1986006616 U JP1986006616 U JP 1986006616U JP 661686 U JP661686 U JP 661686U JP H06820 Y2 JPH06820 Y2 JP H06820Y2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- matrix
- silicide layer
- source
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【考案の詳細な説明】 〔考案の利用分野〕 本考案は、アクテイブマトリクス基板に係り、特にマト
リクス配線部の低抵抗化とMOSFETの製造工程の簡略化を
両立させるために好適な構造に関する。
リクス配線部の低抵抗化とMOSFETの製造工程の簡略化を
両立させるために好適な構造に関する。
従来の液晶表示用アクテイブ・マトリクス基板に用いら
れる薄膜トランジスタMOSFET（以下単にＴＦＴと略記）
の一例としては、日経エレクトロニクス(1984年9月10日
号)における小口、村田らによる“商品化された液晶ポ
ケット・カラー・テレビ”と題する文献において論じら
れている。このＴＦＴはフオトエツチング工程を簡略化
するために駆動用のソース電極配線及びゲート電極配線
を各々ＩＴＯ膜、ポリシリコン膜で形成している。一
方、マトリクスを駆動する制御回路の点からは、（ａ）
これらの配線自身の抵抗値は可能な限り小さい方が望ま
しい。特に、画素数が多い大画面を形成するマトリクス
基板を制御したり、走査時間を速くして使用する場合に
はこの問題が大きくなつてくる。また、（ｂ）大画面の
マトリクス基板を形成する場合は、経済性、製作歩留り
の点からより簡略化されたプロセスが要求される。前述
の文献では、後者（ｂ）を重視したＴＦＴ構成である。
前者（ａ）を考慮した場合には、電極配線に用いる物質
としてアルミニウム（Ａｌ）などの低抵抗金属を用いた
例があるが、プロセス数が増える、ＡｌとＩＴＯ膜のコ
ンタクト不良、Ａｌ配線後のプロセスでＡｌが犯され製
造歩留りが低下する、といつた問題点があつた。
れる薄膜トランジスタMOSFET（以下単にＴＦＴと略記）
の一例としては、日経エレクトロニクス(1984年9月10日
号)における小口、村田らによる“商品化された液晶ポ
ケット・カラー・テレビ”と題する文献において論じら
れている。このＴＦＴはフオトエツチング工程を簡略化
するために駆動用のソース電極配線及びゲート電極配線
を各々ＩＴＯ膜、ポリシリコン膜で形成している。一
方、マトリクスを駆動する制御回路の点からは、（ａ）
これらの配線自身の抵抗値は可能な限り小さい方が望ま
しい。特に、画素数が多い大画面を形成するマトリクス
基板を制御したり、走査時間を速くして使用する場合に
はこの問題が大きくなつてくる。また、（ｂ）大画面の
マトリクス基板を形成する場合は、経済性、製作歩留り
の点からより簡略化されたプロセスが要求される。前述
の文献では、後者（ｂ）を重視したＴＦＴ構成である。
前者（ａ）を考慮した場合には、電極配線に用いる物質
としてアルミニウム（Ａｌ）などの低抵抗金属を用いた
例があるが、プロセス数が増える、ＡｌとＩＴＯ膜のコ
ンタクト不良、Ａｌ配線後のプロセスでＡｌが犯され製
造歩留りが低下する、といつた問題点があつた。
本考案の目的は、ＴＦＴを用いたマトリクス構造に関し
て、プロセス数が少なく、かつマトリクスの行及び縦の
配線自身の抵抗を小さくでき、しかも高信頼度化が可能
なＴＦＴマトリクス構造を提供することにある。
て、プロセス数が少なく、かつマトリクスの行及び縦の
配線自身の抵抗を小さくでき、しかも高信頼度化が可能
なＴＦＴマトリクス構造を提供することにある。
本考案は、石英やガラスなどのような透明基板上に形成
したＴＦＴ基体となるポリシリコン層及びゲート絶縁膜
上に形成したポリシリコン層の上にシリサイドを形成す
る金属を設け、これを熱処理することで二つのポリシリ
ン表面にシリサイド層を形成し、この層をマトリクスの
行及び列の配線に使うことにより低抵抗の配線を達成で
き、かつゲートのセルフアライメントが可能のためホト
マスク回数が少ないＴＦＴマトリクス構造を達成したも
のである。
したＴＦＴ基体となるポリシリコン層及びゲート絶縁膜
上に形成したポリシリコン層の上にシリサイドを形成す
る金属を設け、これを熱処理することで二つのポリシリ
ン表面にシリサイド層を形成し、この層をマトリクスの
行及び列の配線に使うことにより低抵抗の配線を達成で
き、かつゲートのセルフアライメントが可能のためホト
マスク回数が少ないＴＦＴマトリクス構造を達成したも
のである。
第１図は参考例の立体図、第２図は平面図、第３図は第
１図のＴＦＴ単体領域のＡ−Ａ′断面図、第４図は第１
図のマトリクス配線のクロスオーバ領域のＢ−Ｂ′断面
図である。まず、本参考例のの主要プロセス及びこれに
対応した構造を第３図を用いて説明する。第３図（ａ）
に示すように石英又はガラスのような透明絶縁基板１の
上にポリシリコン層２を形成し、ドライエツチング法等
でＴＦＴ領域及びこれと一体化されているマトリクス配
線の列線部７０を形成する。次に（ｂ）図に示すように
ゲート絶縁膜として用いる。例えばＳｉＯ２膜３をＣＶ
Ｄ法等で基板全面に形成する。さらにゲート電極の一部
となるポリシリコンあるいはアモルフアスシリコン層４
を形成し（（ｃ）図），（ｂ）と同様にドライエツチン
グ法等でゲート領域５及びこれと一体化されているマト
リクス配線の行線９００部を形成する。
１図のＴＦＴ単体領域のＡ−Ａ′断面図、第４図は第１
図のマトリクス配線のクロスオーバ領域のＢ−Ｂ′断面
図である。まず、本参考例のの主要プロセス及びこれに
対応した構造を第３図を用いて説明する。第３図（ａ）
に示すように石英又はガラスのような透明絶縁基板１の
上にポリシリコン層２を形成し、ドライエツチング法等
でＴＦＴ領域及びこれと一体化されているマトリクス配
線の列線部７０を形成する。次に（ｂ）図に示すように
ゲート絶縁膜として用いる。例えばＳｉＯ２膜３をＣＶ
Ｄ法等で基板全面に形成する。さらにゲート電極の一部
となるポリシリコンあるいはアモルフアスシリコン層４
を形成し（（ｃ）図），（ｂ）と同様にドライエツチン
グ法等でゲート領域５及びこれと一体化されているマト
リクス配線の行線９００部を形成する。
次に、シリサイド層を形成する白金（Ｐｔ）等の金属６
をスパツタ法で全面に被覆し（（ｃ）図）熱処理を施し
てＴＦＴ領域にソース電極７、マトリクスの列線部７０
の表面に列配線電極７１、トレイン電極８、ゲート電極
９及びマトリクスの行線部９００の表面に行配線極９０
１を同時に形成する。ここてゲート絶縁膜３の側面３０
上に被覆されたＰｔは、下地が絶縁膜であるため熱処理
しても反応せず、シリサイド層（ＰｔＳｉ）とはならな
い。この状態で王水で洗浄すると、絶縁膜３０上のＰｔ
が除去されるためソース電極７、ドレイン電極８とゲー
ト電極９とが、またクロスオーバ領域の列配線７０の列
配線電極７１と行配線９００の行配線電極９１０とが、
自己整合的に分離される（（ｆ）図）。次にＣＶＤ法で
ＳｉＯ２，ＰＳＧ等の絶縁膜１０を全面に被覆してスル
ーホール１１を形成した後ＩＴＯ等の透明電極１２を被
覆、パターンニングをしてＴＦＴアクテイブマトリクス
が完成する（（ｇ）図）。以上の工程によると、ゲート
領域の絶縁膜と電極を自己整合的に形成できるのでゲー
ト電極形成のためのホトエツチ工程を省略できてプロセ
スの簡略化を図れると共に合わせて精度が向上する。ま
た、ＴＦＴ単体部の電極工程と全く同一の工程でマトリ
クス配線部の列配線が及び行配線を形成できるのでプロ
セス簡略化が図れる。以上の工程で必要なホトマスク数
は最小限の４枚であり、しかも、マトリクス配線がすべ
てシリサイド層で覆われているのでＩＴＯあるいはドー
ピングされたポリシリコン層を用いた場合と比較して桁
違いに配線抵抗を小さくでき大画面化に極めて有効であ
る。
をスパツタ法で全面に被覆し（（ｃ）図）熱処理を施し
てＴＦＴ領域にソース電極７、マトリクスの列線部７０
の表面に列配線電極７１、トレイン電極８、ゲート電極
９及びマトリクスの行線部９００の表面に行配線極９０
１を同時に形成する。ここてゲート絶縁膜３の側面３０
上に被覆されたＰｔは、下地が絶縁膜であるため熱処理
しても反応せず、シリサイド層（ＰｔＳｉ）とはならな
い。この状態で王水で洗浄すると、絶縁膜３０上のＰｔ
が除去されるためソース電極７、ドレイン電極８とゲー
ト電極９とが、またクロスオーバ領域の列配線７０の列
配線電極７１と行配線９００の行配線電極９１０とが、
自己整合的に分離される（（ｆ）図）。次にＣＶＤ法で
ＳｉＯ２，ＰＳＧ等の絶縁膜１０を全面に被覆してスル
ーホール１１を形成した後ＩＴＯ等の透明電極１２を被
覆、パターンニングをしてＴＦＴアクテイブマトリクス
が完成する（（ｇ）図）。以上の工程によると、ゲート
領域の絶縁膜と電極を自己整合的に形成できるのでゲー
ト電極形成のためのホトエツチ工程を省略できてプロセ
スの簡略化を図れると共に合わせて精度が向上する。ま
た、ＴＦＴ単体部の電極工程と全く同一の工程でマトリ
クス配線部の列配線が及び行配線を形成できるのでプロ
セス簡略化が図れる。以上の工程で必要なホトマスク数
は最小限の４枚であり、しかも、マトリクス配線がすべ
てシリサイド層で覆われているのでＩＴＯあるいはドー
ピングされたポリシリコン層を用いた場合と比較して桁
違いに配線抵抗を小さくでき大画面化に極めて有効であ
る。
次に本考案の実施例について、ＴＦＴマトリクスの立体
図を示す第５図、第５図の平面図を示す第６図及び第５
図、第６図のＡ−Ａ′断面を示す第７図を用いて説明す
る。これらの図において前記参考例と同じ役割を為す部
分は同一符号を付してある。参考例と異なる点はゲート
配線（行線９００）が列配線７０とのクロスオーバ領域
１３で途切れていることである。クロスオーバ領域１３
での行配線９００の連結はドレインコンタクトを施すと
きのＩＴＯ被覆のときに同時に形成するＩＴＯ１２０を
用いて、スルホール１１０，１１１を介して為される。
クロスオーバ部の第７図において、参考例の第４図と異
なる点はクロスオーバ領域の列配線７０のポリシリコン
の表面がシリサイド層７１で覆われていること、行配線
９００を連結しているＩＴＯ１２の下が絶縁膜１０であ
ることである。以上の構造で明らかなように列配線７０
のクロスオーバ領域がシリサイド層７１で覆われている
ためこの部分の抵抗を参考例と比較してさらに小さくで
きる利点がある。この列配線７０は低配線抵抗が要求さ
れるマトリクスパネルの信号線となるから、その効果は
さらに大きい、また、もう一つの利点はゲート絶縁膜３
が薄い場合、参考例第４図の肩３００部分で列配線７０
とゲート電極用ポリシリコン４とシリサイド層９から成
る行配線９００とが短絡する恐れがあるのに対して本実
施例第７図では、肩３００にはゲート絶縁膜より厚い絶
縁膜１０で覆われているので短絡する機会は極めて少な
い。マトリクス数が多い場合においてこの効果は大であ
る。
図を示す第５図、第５図の平面図を示す第６図及び第５
図、第６図のＡ−Ａ′断面を示す第７図を用いて説明す
る。これらの図において前記参考例と同じ役割を為す部
分は同一符号を付してある。参考例と異なる点はゲート
配線（行線９００）が列配線７０とのクロスオーバ領域
１３で途切れていることである。クロスオーバ領域１３
での行配線９００の連結はドレインコンタクトを施すと
きのＩＴＯ被覆のときに同時に形成するＩＴＯ１２０を
用いて、スルホール１１０，１１１を介して為される。
クロスオーバ部の第７図において、参考例の第４図と異
なる点はクロスオーバ領域の列配線７０のポリシリコン
の表面がシリサイド層７１で覆われていること、行配線
９００を連結しているＩＴＯ１２の下が絶縁膜１０であ
ることである。以上の構造で明らかなように列配線７０
のクロスオーバ領域がシリサイド層７１で覆われている
ためこの部分の抵抗を参考例と比較してさらに小さくで
きる利点がある。この列配線７０は低配線抵抗が要求さ
れるマトリクスパネルの信号線となるから、その効果は
さらに大きい、また、もう一つの利点はゲート絶縁膜３
が薄い場合、参考例第４図の肩３００部分で列配線７０
とゲート電極用ポリシリコン４とシリサイド層９から成
る行配線９００とが短絡する恐れがあるのに対して本実
施例第７図では、肩３００にはゲート絶縁膜より厚い絶
縁膜１０で覆われているので短絡する機会は極めて少な
い。マトリクス数が多い場合においてこの効果は大であ
る。
本考案の実施例ではＴＦＴ基板としてポリシリコンを例
にとつて説明したが、本発明の主旨から明らかなよう
に、ポリシリコンをレーザ光等を用いて溶融して単結晶
とした場合にもアモルフアスとした場合あるいはそれら
の組み合わせとした場合にも同様の効果が得られること
は言うまでもない。
にとつて説明したが、本発明の主旨から明らかなよう
に、ポリシリコンをレーザ光等を用いて溶融して単結晶
とした場合にもアモルフアスとした場合あるいはそれら
の組み合わせとした場合にも同様の効果が得られること
は言うまでもない。
本考案によれば、マスク数を最小限にとどめてＴＦＴマ
トリクスを形成できるので、製作コストを下げられる。
また、マトリクス配線の抵抗を小さくできるので、マト
リクス数が多い大画面のデイスプレイに適用した場合、
回路制御が簡単になると共に高速動作が可能となる。
トリクスを形成できるので、製作コストを下げられる。
また、マトリクス配線の抵抗を小さくできるので、マト
リクス数が多い大画面のデイスプレイに適用した場合、
回路制御が簡単になると共に高速動作が可能となる。
第１図，第２図，第３図，第４図は参考例の各々立体
図、平面図、各プロセスに対応する第１，第２図のＡ−
Ａ′線断面図及びＢ−Ｂ′線断面図、第５図，第６図第
７図は本考案の実施例の各々立体図、平面図、Ａ−Ａ′
線断面図である。 １…透明絶縁基板、２，４…ポリシリコン、３…ゲート
絶縁膜、７，８，９…シリサイド層、１１…透明電極。
図、平面図、各プロセスに対応する第１，第２図のＡ−
Ａ′線断面図及びＢ−Ｂ′線断面図、第５図，第６図第
７図は本考案の実施例の各々立体図、平面図、Ａ−Ａ′
線断面図である。 １…透明絶縁基板、２，４…ポリシリコン、３…ゲート
絶縁膜、７，８，９…シリサイド層、１１…透明電極。
───────────────────────────────────────────────────── フロントページの続き (72)考案者 三村 秋男 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)考案者 青山 隆 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)考案者 金子 洋 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)考案者 鈴木 隆 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭55−157239（ＪＰ，Ａ) 特開 昭57−192047（ＪＰ，Ａ) 特開 昭59−149045（ＪＰ，Ａ)
Claims (1)
- 【請求項１】透明絶縁基板上に複数本のソースあるいは
ドレイン配線及び前記ソースあるいはドレイン配線と交
叉する複数本のゲート配線を備え、各交点に薄膜トラン
ジスタとＩＴＯからなる駆動電極とを設けたアクテイブ
マトリクス基板において、 前記ソースあるいはドレイン配線はシリサイド層又はシ
リサイド層とシリコンの二層からなり、前記ゲート配線
はソースあるいはドレイン配線とのクロスオーバ領域で
はソースあるいはドレイン配線をまたいで絶縁膜とＩＴ
Ｏとの積層構造であり、他の部分ではシリサイド層又は
シリサイド層とシリコンの二層からなることを特徴とす
るアクテイブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986006616U JPH06820Y2 (ja) | 1986-01-22 | 1986-01-22 | アクテイブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986006616U JPH06820Y2 (ja) | 1986-01-22 | 1986-01-22 | アクテイブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120354U JPS62120354U (ja) | 1987-07-30 |
| JPH06820Y2 true JPH06820Y2 (ja) | 1994-01-05 |
Family
ID=30789300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986006616U Expired - Lifetime JPH06820Y2 (ja) | 1986-01-22 | 1986-01-22 | アクテイブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06820Y2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2624797B2 (ja) * | 1988-09-20 | 1997-06-25 | 株式会社日立製作所 | アクティブマトリクス基板の製造方法 |
| JPH07122718B2 (ja) * | 1989-03-20 | 1995-12-25 | 株式会社日立製作所 | 液晶表示装置 |
| JP2618034B2 (ja) * | 1989-04-13 | 1997-06-11 | 松下電器産業株式会社 | マトリクス基板及びその製造方法 |
| JP2784615B2 (ja) * | 1991-10-16 | 1998-08-06 | 株式会社半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057704B2 (ja) * | 1979-05-25 | 1985-12-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPS57192047A (en) * | 1981-05-20 | 1982-11-26 | Mitsubishi Electric Corp | Wiring layer in semiconductor device and manufacture thereof |
| EP0085777A3 (en) * | 1982-02-01 | 1985-01-23 | Texas Instruments Incorporated | Fabrication of devices including selective formation of titanium disilicide by direct reaction |
| JPS59149045A (ja) * | 1983-02-16 | 1984-08-25 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-01-22 JP JP1986006616U patent/JPH06820Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62120354U (ja) | 1987-07-30 |
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