JPH071623Y2 - Ｔｆｔパネル - Google Patents
ＴｆｔパネルInfo
- Publication number
- JPH071623Y2 JPH071623Y2 JP16846088U JP16846088U JPH071623Y2 JP H071623 Y2 JPH071623 Y2 JP H071623Y2 JP 16846088 U JP16846088 U JP 16846088U JP 16846088 U JP16846088 U JP 16846088U JP H071623 Y2 JPH071623 Y2 JP H071623Y2
- Authority
- JP
- Japan
- Prior art keywords
- film
- pixel electrode
- electrode
- sog
- transparent
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- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、透明基板上に多数の透明画素電極とこの画素
電極を選択駆動する多数の薄膜トランジスタ（TFT）と
を配列形成したTFTパネルに関するものである。
電極を選択駆動する多数の薄膜トランジスタ（TFT）と
を配列形成したTFTパネルに関するものである。
薄膜トランジスタによって画素電極を選択駆動するアク
ティブマトリックス型液晶表示装置に使用されるTFTパ
ネルは、ガラス等からなる透明基板の上に、多数の透明
画素電極とこの画素電極を選択駆動する多数の薄膜トラ
ンジスタ（TFT）とを配列形成したもので、各薄膜トラ
ンジスタのゲート電極およびドレイン電極は画素電極の
列間に配線されたゲートラインおよびデータラインにつ
ながっており、ソース電極は画素電極に接続されてい
る。
ティブマトリックス型液晶表示装置に使用されるTFTパ
ネルは、ガラス等からなる透明基板の上に、多数の透明
画素電極とこの画素電極を選択駆動する多数の薄膜トラ
ンジスタ（TFT）とを配列形成したもので、各薄膜トラ
ンジスタのゲート電極およびドレイン電極は画素電極の
列間に配線されたゲートラインおよびデータラインにつ
ながっており、ソース電極は画素電極に接続されてい
る。
このTFTパネルとしては、従来、画素電極をITOで形成し
たものが知られており、この画素電極は、基板上（基板
面またはその上の絶縁膜面）にスパッタリング法等によ
ってITO膜を成膜し、このITO膜をフォトエッチング法に
よりパターニングして形成されている。
たものが知られており、この画素電極は、基板上（基板
面またはその上の絶縁膜面）にスパッタリング法等によ
ってITO膜を成膜し、このITO膜をフォトエッチング法に
よりパターニングして形成されている。
しかしながら、画素電極をITOで形成している上記従来
のTFTパネルは、画素電極の寸法精度が悪く、そのため
に画素電極を微細化して高密度表示を実現することが難
しいという問題をもっていた。
のTFTパネルは、画素電極の寸法精度が悪く、そのため
に画素電極を微細化して高密度表示を実現することが難
しいという問題をもっていた。
これは、透明画素電極の材料であるITOがエッチングし
にくいものであり、またその物性も不安定であるため、
ITO膜の上に形成するレジストマスクのパターン精度は
高くても、ITO膜はレジストマスクのパターン通りには
エッチングされないためである。
にくいものであり、またその物性も不安定であるため、
ITO膜の上に形成するレジストマスクのパターン精度は
高くても、ITO膜はレジストマスクのパターン通りには
エッチングされないためである。
本考案は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、透明画素電極の寸法
精度を高くして、画素電極の微細化による高密度表示を
実現することができるTFTパネルを提供することにあ
る。
あって、その目的とするところは、透明画素電極の寸法
精度を高くして、画素電極の微細化による高密度表示を
実現することができるTFTパネルを提供することにあ
る。
本考案は上記目的を達成するために、透明基板面に、こ
の透明基板上に形成される薄膜トランジスタのゲート電
極とソース，ドレイン電極のうち前記透明基板面に形成
された電極を除いて、基板面ほぼ全体にわたるSOG（ス
ピンオンガラス）膜を形成し、このSOG膜の所定部分
を、導電性金属の拡散により導電性をもたせた透明画素
電極としたものである。
の透明基板上に形成される薄膜トランジスタのゲート電
極とソース，ドレイン電極のうち前記透明基板面に形成
された電極を除いて、基板面ほぼ全体にわたるSOG（ス
ピンオンガラス）膜を形成し、このSOG膜の所定部分
を、導電性金属の拡散により導電性をもたせた透明画素
電極としたものである。
すなわち、本考案のTFTパネルは、透明基板面に形成し
たSOG膜の所定部分に導電性金属を拡散してこの部分に
導電性をもたせることにより、このSOG膜の金属拡散部
分を透明画素電極としたものであり、この画素電極は、
SOG膜の画素電極となる部分以外の部分をマスクしてお
いて導電性金属を拡散することにより高いパターン精度
に形成することができるから、透明画素電極の寸法精度
を高くして、画素電極の微細化による高密度表示を実現
することができる。
たSOG膜の所定部分に導電性金属を拡散してこの部分に
導電性をもたせることにより、このSOG膜の金属拡散部
分を透明画素電極としたものであり、この画素電極は、
SOG膜の画素電極となる部分以外の部分をマスクしてお
いて導電性金属を拡散することにより高いパターン精度
に形成することができるから、透明画素電極の寸法精度
を高くして、画素電極の微細化による高密度表示を実現
することができる。
以下、本考案の一実施例を図面を参照して説明する。
第１図は本実施例のTFTパネルの一部分の断面を示して
いる。第１図において、１はガラス等からなる透明基板
であり、この基板１上には、多数の逆スタガー型薄膜ト
ランジスタＴが縦横に配列形成されている。この逆スタ
ガー型薄膜トランジスタＴは、基板１面に形成したゲー
ト電極Ｇと、このゲート電極Ｇの上に形成されたSiN等
からなるゲート絶縁膜２と、このゲート絶縁膜２の上に
前記ゲート電極Ｇと対向させて形成されたｉ−ａ−Si半
導体層３と、この半導体層３の上に形成されたソース，
ドレイン領域となるn+−ａ−Si層４と、このn+−ａ−Si
層４の上にコンタクトメタル層５を介して形成されたソ
ース電極Ｓおよびドレイン電極Ｄとからなっている。な
お、前記ゲート電極Ｇは基板１面に形成した図示しない
ゲートラインにつながっており、ドレイン電極Ｄはゲー
ト絶縁膜２上に形成した図示しないデータラインにつな
がっている。
いる。第１図において、１はガラス等からなる透明基板
であり、この基板１上には、多数の逆スタガー型薄膜ト
ランジスタＴが縦横に配列形成されている。この逆スタ
ガー型薄膜トランジスタＴは、基板１面に形成したゲー
ト電極Ｇと、このゲート電極Ｇの上に形成されたSiN等
からなるゲート絶縁膜２と、このゲート絶縁膜２の上に
前記ゲート電極Ｇと対向させて形成されたｉ−ａ−Si半
導体層３と、この半導体層３の上に形成されたソース，
ドレイン領域となるn+−ａ−Si層４と、このn+−ａ−Si
層４の上にコンタクトメタル層５を介して形成されたソ
ース電極Ｓおよびドレイン電極Ｄとからなっている。な
お、前記ゲート電極Ｇは基板１面に形成した図示しない
ゲートラインにつながっており、ドレイン電極Ｄはゲー
ト絶縁膜２上に形成した図示しないデータラインにつな
がっている。
また、第１図において、６は透明基板１面に形成された
SOG膜であり、このSOG膜６は、前記薄膜トランジスタ２
のゲート電極Ｇおよびゲートライン部分を除いて、基板
１面ほぼ全体にわたって形成されている。また、前記薄
膜トランジスタ２のゲート絶縁膜２は、前記SOG膜６の
上に基板１面ほぼ全体にわたって形成されており、この
ゲート絶縁膜２には、各薄膜トランジスタＴにそれぞれ
対応させて形成される各透明画素電極6aのパターンに合
せて、SOG膜６の表面を露出させる開口2aが形成されて
いる。
SOG膜であり、このSOG膜６は、前記薄膜トランジスタ２
のゲート電極Ｇおよびゲートライン部分を除いて、基板
１面ほぼ全体にわたって形成されている。また、前記薄
膜トランジスタ２のゲート絶縁膜２は、前記SOG膜６の
上に基板１面ほぼ全体にわたって形成されており、この
ゲート絶縁膜２には、各薄膜トランジスタＴにそれぞれ
対応させて形成される各透明画素電極6aのパターンに合
せて、SOG膜６の表面を露出させる開口2aが形成されて
いる。
そして、前記SOG膜６のうちゲート絶縁膜２の開口2a内
に露出している部分には、Sn,In,ITO等の導電性金属がS
OG膜表面から100Å程度の深さに拡散されており、このS
OG膜６の金属拡散部分は、金属拡散により導電性をもた
せた透明画素電極6aとされている。また、前記薄膜トラ
ンジスタＴのソース電極Ｓは、その外側端を上記透明画
素電極6aの端縁部の上に重ねて形成されて、この画素電
極6aに接続されている。
に露出している部分には、Sn,In,ITO等の導電性金属がS
OG膜表面から100Å程度の深さに拡散されており、このS
OG膜６の金属拡散部分は、金属拡散により導電性をもた
せた透明画素電極6aとされている。また、前記薄膜トラ
ンジスタＴのソース電極Ｓは、その外側端を上記透明画
素電極6aの端縁部の上に重ねて形成されて、この画素電
極6aに接続されている。
なお、図中７は上記薄膜トランジスタＴおよび画素電極
6aを覆うSiN等からなる透明な保護絶縁膜である。
6aを覆うSiN等からなる透明な保護絶縁膜である。
第２図は上記TFTパネルの製造工程を示したもので、こ
のTFTパネルは次のようにして製造される。
のTFTパネルは次のようにして製造される。
まず、透明基板１面にCr,Ti等の金属膜を成膜してこれ
をパターニングする方法で逆スタガー型薄膜トランジス
タＴの下側電極であるゲート電極Ｇとゲートラインを形
成した後、その上から基板１面全体にシラノール樹脂を
スピンコート法等により塗布してこれを焼成することに
より基板１面にSOG膜（SiO2膜）６を成膜し、さらにこ
のSOG膜６をゲート電極Ｇの表面が完全に露出するまで
エッチングバックして、SOG膜６を第２図（ａ）に示す
ようにゲート電極Ｇとほぼ同じレベルの平坦膜とする。
をパターニングする方法で逆スタガー型薄膜トランジス
タＴの下側電極であるゲート電極Ｇとゲートラインを形
成した後、その上から基板１面全体にシラノール樹脂を
スピンコート法等により塗布してこれを焼成することに
より基板１面にSOG膜（SiO2膜）６を成膜し、さらにこ
のSOG膜６をゲート電極Ｇの表面が完全に露出するまで
エッチングバックして、SOG膜６を第２図（ａ）に示す
ようにゲート電極Ｇとほぼ同じレベルの平坦膜とする。
次に、第２図（ｂ）に示すように、ゲート絶縁膜（SiN
膜）２、ｉ−ａ−Si半導体層３、n+−ａ−Si層４、Cr,T
i等からなるコンタクトメタル層５を順次プラズマCVD法
およびスパッタリング法等によって堆積させ、次いで上
記コンタクトメタル層５とn+−ａ−Si層４およびｉ−ａ
−Si半導体層３を第２図（ｃ）に示すようにトランジス
タ素子形状にパターニングする。
膜）２、ｉ−ａ−Si半導体層３、n+−ａ−Si層４、Cr,T
i等からなるコンタクトメタル層５を順次プラズマCVD法
およびスパッタリング法等によって堆積させ、次いで上
記コンタクトメタル層５とn+−ａ−Si層４およびｉ−ａ
−Si半導体層３を第２図（ｃ）に示すようにトランジス
タ素子形状にパターニングする。
次に、ゲート絶縁膜２の所定部分（画素電極形成部分）
を、CF4ガスを用いるドライエッチング法で画素電極6a
の形成パターンに合せてエッチングし、ゲート絶縁膜２
にSOG膜６の画素電極形成部分を露出させる開口2aを第
２図（ｄ）に示すように形成する。この開口2aは、ゲー
ト絶縁膜（SiN膜）２のエッチングが容易であるため、
高いパターン精度に形成することができる。
を、CF4ガスを用いるドライエッチング法で画素電極6a
の形成パターンに合せてエッチングし、ゲート絶縁膜２
にSOG膜６の画素電極形成部分を露出させる開口2aを第
２図（ｄ）に示すように形成する。この開口2aは、ゲー
ト絶縁膜（SiN膜）２のエッチングが容易であるため、
高いパターン精度に形成することができる。
次に、第２図（ｅ）に示すように、ソース，ドレイン電
極S,DとなるSn,In,ITO等の導電性金属ａをスパッタリン
グ法または蒸着法により堆積させ、この後、300℃前後
の温度で２〜３時間加熱する熱処理を行なって、ゲート
絶縁膜２の開口2a内に露出しているSOG膜６に上記導電
性金属ａを拡散させる。なお、ここでいう“拡散”と
は、SOG膜６の分子間隙に金属分子が入り込むことであ
り、上記熱処理を行なうと、導電性金属ａがSOG膜６内
にその表面から100Å程度の深さに拡散される。第２図
（ｅ）において6aはSOG膜６の金属拡散部分を示してお
り、この金属拡散部分6aはそのまま透明画素電極とな
る。この透明画素電極（SOG膜６の金属拡散部分）6a
は、SOG膜６への導電性金属ａの拡散範囲を上記ゲート
絶縁膜２によって規制して形成されたものであるため、
そのパターンはゲート絶縁膜２の開口2aの形状に対応し
ており、したがってこの画素電極6aは高いパターン精度
に形成することができる。
極S,DとなるSn,In,ITO等の導電性金属ａをスパッタリン
グ法または蒸着法により堆積させ、この後、300℃前後
の温度で２〜３時間加熱する熱処理を行なって、ゲート
絶縁膜２の開口2a内に露出しているSOG膜６に上記導電
性金属ａを拡散させる。なお、ここでいう“拡散”と
は、SOG膜６の分子間隙に金属分子が入り込むことであ
り、上記熱処理を行なうと、導電性金属ａがSOG膜６内
にその表面から100Å程度の深さに拡散される。第２図
（ｅ）において6aはSOG膜６の金属拡散部分を示してお
り、この金属拡散部分6aはそのまま透明画素電極とな
る。この透明画素電極（SOG膜６の金属拡散部分）6a
は、SOG膜６への導電性金属ａの拡散範囲を上記ゲート
絶縁膜２によって規制して形成されたものであるため、
そのパターンはゲート絶縁膜２の開口2aの形状に対応し
ており、したがってこの画素電極6aは高いパターン精度
に形成することができる。
この後は、上記導電性金属ａの膜をパターニングして第
２図（ｆ）に示すように外側部が前記画素電極6aの側縁
部上に重なる形状のソース電極Ｓと、ドレイン電極Ｄお
よびデータラインを形成するとともに、ソース，ドレイ
ン電極S,D間の不要なコンタクトメタル層５およびn+−
ａ−Si層４をエッチング除去して薄膜トランジスタＴを
完成し、次いで保護絶縁膜７を形成して第１図に示した
TFTパネルを完成する。
２図（ｆ）に示すように外側部が前記画素電極6aの側縁
部上に重なる形状のソース電極Ｓと、ドレイン電極Ｄお
よびデータラインを形成するとともに、ソース，ドレイ
ン電極S,D間の不要なコンタクトメタル層５およびn+−
ａ−Si層４をエッチング除去して薄膜トランジスタＴを
完成し、次いで保護絶縁膜７を形成して第１図に示した
TFTパネルを完成する。
すなわち、上記TFTパネルは、透明基板１面に形成したS
OG膜６の所定部分に導電性金属ａを拡散してこの部分に
導電性をもたせることにより、このSOG膜６の金属拡散
部分を透明画素電極6aとしたものであり、この画素電極
6aは、SOG膜６の画素電極となる部分以外の部分をゲー
ト絶縁膜２でマスクしておいて導電性金属ａを拡散する
ことにより高いパターン精度に形成することができるか
ら、透明画素電極6aの寸法精度を高くすることができ、
したがって、画素電極6aを微細化して高密度表示を実現
することができる。
OG膜６の所定部分に導電性金属ａを拡散してこの部分に
導電性をもたせることにより、このSOG膜６の金属拡散
部分を透明画素電極6aとしたものであり、この画素電極
6aは、SOG膜６の画素電極となる部分以外の部分をゲー
ト絶縁膜２でマスクしておいて導電性金属ａを拡散する
ことにより高いパターン精度に形成することができるか
ら、透明画素電極6aの寸法精度を高くすることができ、
したがって、画素電極6aを微細化して高密度表示を実現
することができる。
また、この実施例では、SOG膜６への金属拡散領域を規
制するマスクとしてゲート絶縁膜２を利用するととも
に、ソース，ドレイン電極S,Dとなる金属ａをSOG膜６に
拡散させているから、TFTパネルを少ない工程数で能率
よく、かつ低コストに製造することができる。
制するマスクとしてゲート絶縁膜２を利用するととも
に、ソース，ドレイン電極S,Dとなる金属ａをSOG膜６に
拡散させているから、TFTパネルを少ない工程数で能率
よく、かつ低コストに製造することができる。
なお、上記実施例では、SOG膜６に拡散させる導電性金
属として、ソース，ドレイン電極S,Dとなる金属ａを利
用しているが、SOG膜６に拡散させる導電性金属は他の
金属としてもよく、その場合は、SOG膜６に拡散させる
導電性金属を堆積させて熱処理によりSOG膜６に上記金
属を拡散させた後、上記堆積させた金属をエッチング除
去してから、ソース，ドレイン電極S,Dを形成すればよ
い。また、上記実施例では、SOG膜６への金属拡散領域
を規制するマスクとしてゲート絶縁膜２を利用している
が、上記マスクは、フォトレジスト等で形成してもよ
く、その場合は、SOG膜６への導電性金属の拡散は、TFT
パネルの製造過程におけるどの時点で行なってもよい。
属として、ソース，ドレイン電極S,Dとなる金属ａを利
用しているが、SOG膜６に拡散させる導電性金属は他の
金属としてもよく、その場合は、SOG膜６に拡散させる
導電性金属を堆積させて熱処理によりSOG膜６に上記金
属を拡散させた後、上記堆積させた金属をエッチング除
去してから、ソース，ドレイン電極S,Dを形成すればよ
い。また、上記実施例では、SOG膜６への金属拡散領域
を規制するマスクとしてゲート絶縁膜２を利用している
が、上記マスクは、フォトレジスト等で形成してもよ
く、その場合は、SOG膜６への導電性金属の拡散は、TFT
パネルの製造過程におけるどの時点で行なってもよい。
さらに、上記実施例では、薄膜トランジスタを逆スタガ
ー型のものとしているが、この薄膜トランジスタは、逆
コプラナー型またはスタガー型でもよく、薄膜トランジ
スタをスタガー型とする場合は、上記実施例と同様に、
SOG膜にソース，ドレイン電極となる金属または他の導
電性金属を拡散させて透明画素電極とし、薄膜トランジ
スタを逆コプラナー型とする場合は、SOG膜にゲート電
極となる金属または他の導電性金属を拡散させて透明画
素電極とすればよい。なお、薄膜トランジスタがスタガ
ー型の場合、その下側電極であるソース，ドレイン電極
が透明基板面に形成されるため、このソース，ドレイン
電極部分を除いて基板面に形成したSOG膜に導電性金属
を拡散して形成される透明画素電極と、薄膜トランジス
タのソース電極とを重ねて形成することはできないが、
SOG膜への金属拡散のためにこのSOG膜上に形成した導電
性金属の一部を画素電極とソース電極とにまたがるよう
に残せば、この導電性金属によって画素電極とソース電
極とを確実に導通接続することができる。
ー型のものとしているが、この薄膜トランジスタは、逆
コプラナー型またはスタガー型でもよく、薄膜トランジ
スタをスタガー型とする場合は、上記実施例と同様に、
SOG膜にソース，ドレイン電極となる金属または他の導
電性金属を拡散させて透明画素電極とし、薄膜トランジ
スタを逆コプラナー型とする場合は、SOG膜にゲート電
極となる金属または他の導電性金属を拡散させて透明画
素電極とすればよい。なお、薄膜トランジスタがスタガ
ー型の場合、その下側電極であるソース，ドレイン電極
が透明基板面に形成されるため、このソース，ドレイン
電極部分を除いて基板面に形成したSOG膜に導電性金属
を拡散して形成される透明画素電極と、薄膜トランジス
タのソース電極とを重ねて形成することはできないが、
SOG膜への金属拡散のためにこのSOG膜上に形成した導電
性金属の一部を画素電極とソース電極とにまたがるよう
に残せば、この導電性金属によって画素電極とソース電
極とを確実に導通接続することができる。
本考案のTFTパネルは、透明基板面に、この透明基板上
に形成される薄膜トランジスタのゲート電極とソース，
ドレイン電極のうち前記透明基板面に形成された電極を
除いて、基板面ほぼ全体にわたるSOG膜を形成し、このS
OG膜の所定部分を、導電性金属の拡散により導電性をも
たせた透明画素電極としたものであるから、透明画素電
極の寸法精度を高くして、画素電極の微細化による高密
度表示を実現することができる。
に形成される薄膜トランジスタのゲート電極とソース，
ドレイン電極のうち前記透明基板面に形成された電極を
除いて、基板面ほぼ全体にわたるSOG膜を形成し、このS
OG膜の所定部分を、導電性金属の拡散により導電性をも
たせた透明画素電極としたものであるから、透明画素電
極の寸法精度を高くして、画素電極の微細化による高密
度表示を実現することができる。
第１図および第２図は本考案の一実施例を示したもの
で、第１図はTFTパネルの一部分の断面図、第２図はTFT
パネルの製造工程図である。 １…透明基板、Ｔ…薄膜トランジスタ、Ｇ…ゲート電
極、２…ゲート絶縁膜、３…ｉ−ａ−Si半導体層、Ｓ…
ソース電極、Ｄ…ドレイン電極、６…SOG膜、6a…透明
画素電極（金属拡散部分）。
で、第１図はTFTパネルの一部分の断面図、第２図はTFT
パネルの製造工程図である。 １…透明基板、Ｔ…薄膜トランジスタ、Ｇ…ゲート電
極、２…ゲート絶縁膜、３…ｉ−ａ−Si半導体層、Ｓ…
ソース電極、Ｄ…ドレイン電極、６…SOG膜、6a…透明
画素電極（金属拡散部分）。
Claims (1)
- 【請求項１】透明基板の上に多数の透明画素電極とこの
画素電極を選択駆動する多数の薄膜トランジスタとを配
列形成したTFTパネルにおいて、前記透明基板面に、前
記薄膜トランジスタのゲート電極とソース，ドレイン電
極のうち前記透明基板面に形成された電極を除いて、基
板面ほぼ全体にわたるSOG（スピンオンガラス）膜を形
成し、このSOG膜の所定部分を、導電性金属の拡散によ
り導電性をもたせた透明画素電極としたことを特徴とす
るTFTパネル。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16846088U JPH071623Y2 (ja) | 1988-12-28 | 1988-12-28 | Ｔｆｔパネル |
| CA000613680A CA1313563C (en) | 1988-10-26 | 1989-09-27 | Thin film transistor panel |
| US07/415,889 US5084905A (en) | 1988-10-26 | 1989-10-02 | Thin film transistor panel and manufacturing method thereof |
| DE68923054T DE68923054T2 (de) | 1988-10-26 | 1989-10-25 | Dünnschicht-Transistortafel und Herstellungsverfahren. |
| EP89119842A EP0366116B1 (en) | 1988-10-26 | 1989-10-25 | Thin film transistor panel and manufacturing method thereof |
| KR1019890015469A KR940004764B1 (ko) | 1988-10-26 | 1989-10-26 | 박막트랜지스타 판넬 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16846088U JPH071623Y2 (ja) | 1988-12-28 | 1988-12-28 | Ｔｆｔパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289433U JPH0289433U (ja) | 1990-07-16 |
| JPH071623Y2 true JPH071623Y2 (ja) | 1995-01-18 |
Family
ID=31457655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16846088U Expired - Lifetime JPH071623Y2 (ja) | 1988-10-26 | 1988-12-28 | Ｔｆｔパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071623Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3104356B2 (ja) * | 1991-12-13 | 2000-10-30 | カシオ計算機株式会社 | 薄膜トランジスタパネルおよびその製造方法 |
-
1988
- 1988-12-28 JP JP16846088U patent/JPH071623Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0289433U (ja) | 1990-07-16 |
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