JPH07234416A - 液晶表示素子の製法 - Google Patents
液晶表示素子の製法Info
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- JPH07234416A JPH07234416A JP2561194A JP2561194A JPH07234416A JP H07234416 A JPH07234416 A JP H07234416A JP 2561194 A JP2561194 A JP 2561194A JP 2561194 A JP2561194 A JP 2561194A JP H07234416 A JPH07234416 A JP H07234416A
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- crystal display
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- electrode
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Abstract
(57)【要約】
【目的】 開口率を向上し高品位化された液晶表示素子
で最も多い不良原因であるソース配線と画素電極間のシ
ョート不良を解消し、歩留を向上する。 【構成】 少なくともスイッチング素子１、画素電極
２、信号線４および配向膜が設けられた一方の透明基板
と少なくとも対向電極が設けられた他方の透明基板とが
一定間隙を保持して貼着され、該間隙に液晶材料が注入
された液晶表示素子の製法であって、前記一方の透明基
板に画素電極および信号線を形成したのちで配向膜の形
成前に前記画素電極と信号線のあいだにエッチング溝６
を形成する工程を付加することを特徴とする。
で最も多い不良原因であるソース配線と画素電極間のシ
ョート不良を解消し、歩留を向上する。 【構成】 少なくともスイッチング素子１、画素電極
２、信号線４および配向膜が設けられた一方の透明基板
と少なくとも対向電極が設けられた他方の透明基板とが
一定間隙を保持して貼着され、該間隙に液晶材料が注入
された液晶表示素子の製法であって、前記一方の透明基
板に画素電極および信号線を形成したのちで配向膜の形
成前に前記画素電極と信号線のあいだにエッチング溝６
を形成する工程を付加することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示素子の製法に関
する。さらに詳しくは、スイッチング素子として薄膜ト
ランジスタが用いられたアクティブマトリックス形液晶
表示素子で、信号線と画素電極とのあいだのショート不
良を解消した液晶表示素子の製法に関する。
する。さらに詳しくは、スイッチング素子として薄膜ト
ランジスタが用いられたアクティブマトリックス形液晶
表示素子で、信号線と画素電極とのあいだのショート不
良を解消した液晶表示素子の製法に関する。
【０００２】
【従来の技術】液晶表示素子は画素電極およびそれに対
応する対向電極がそれぞれ形成された２枚の透明基板の
間隙に液晶材料が挟持されることにより形成されてい
る。
応する対向電極がそれぞれ形成された２枚の透明基板の
間隙に液晶材料が挟持されることにより形成されてい
る。
【０００３】アクティブマトリックス形液晶表示素子
は、一方の透明基板のマトリックス状に形成された各画
素が画素電極とスイッチング用の薄膜トランジスタ（以
下、ＴＦＴという）からなっており、各画素間の行方向
または列方向にそれぞれゲート配線またはソース配線が
設けられ、行方向または列方向に並ぶ各画素用ＴＦＴの
ゲート電極またはソース電極とそれぞれ接続され、外部
からの信号により特定の画素のみをＯＮにできるように
されている。
は、一方の透明基板のマトリックス状に形成された各画
素が画素電極とスイッチング用の薄膜トランジスタ（以
下、ＴＦＴという）からなっており、各画素間の行方向
または列方向にそれぞれゲート配線またはソース配線が
設けられ、行方向または列方向に並ぶ各画素用ＴＦＴの
ゲート電極またはソース電極とそれぞれ接続され、外部
からの信号により特定の画素のみをＯＮにできるように
されている。
【０００４】このようなアクティブマトリックス形液晶
表示素子の一画素の画素電極とＴＦＴとの関係を示す平
面説明図を図４に示す。
表示素子の一画素の画素電極とＴＦＴとの関係を示す平
面説明図を図４に示す。
【０００５】図４において、１はたとえば逆スタガ型Ｔ
ＦＴ、２は画素電極、３は行方向に並ぶ各画素のＴＦＴ
のゲート電極と接続されたゲート配線、４は列方向に並
ぶ各画素のソース電極と接続されたソース配線、５はパ
ルス駆動するばあいに電圧を保持するための付加容量で
ある。
ＦＴ、２は画素電極、３は行方向に並ぶ各画素のＴＦＴ
のゲート電極と接続されたゲート配線、４は列方向に並
ぶ各画素のソース電極と接続されたソース配線、５はパ
ルス駆動するばあいに電圧を保持するための付加容量で
ある。
【０００６】逆スタガ型のＴＦＴ１は透明基板側にクロ
ムまたはアルミニウムなどによりゲート電極が設けら
れ、酸化ケイ素またはチッ化ケイ素などからなる絶縁層
を介してアモルファスシリコンなどの半導体層が設けら
れ、さらにクロムまたはアルミニウムなどの金属膜によ
りソース電極およびドレイン電極が設けられることによ
りＴＦＴ１が形成されている。一方画素電極部分は透明
基板または付加容量用の電極上に絶縁膜を介してＩＴ
Ｏ、ＳｎＯ2 などからなる画素電極が形成され、ＴＦＴ
１のドレイン電極と画素電極が金属膜により接続され、
ＴＦＴ１がＯＮになれば信号が送られるソース配線４と
接続され点灯または消灯させることができる。
ムまたはアルミニウムなどによりゲート電極が設けら
れ、酸化ケイ素またはチッ化ケイ素などからなる絶縁層
を介してアモルファスシリコンなどの半導体層が設けら
れ、さらにクロムまたはアルミニウムなどの金属膜によ
りソース電極およびドレイン電極が設けられることによ
りＴＦＴ１が形成されている。一方画素電極部分は透明
基板または付加容量用の電極上に絶縁膜を介してＩＴ
Ｏ、ＳｎＯ2 などからなる画素電極が形成され、ＴＦＴ
１のドレイン電極と画素電極が金属膜により接続され、
ＴＦＴ１がＯＮになれば信号が送られるソース配線４と
接続され点灯または消灯させることができる。
【０００７】正スタガ型はゲート電極と付加容量または
蓄積容量の電極が透明基板側でなく半導体層や画素電極
の上に絶縁膜を介して設けられているのみで、他は同様
の構成であり、いずれの構造でもソース電極、ドレイン
電極と画素電極は同一面に形成されている。
蓄積容量の電極が透明基板側でなく半導体層や画素電極
の上に絶縁膜を介して設けられているのみで、他は同様
の構成であり、いずれの構造でもソース電極、ドレイン
電極と画素電極は同一面に形成されている。
【０００８】
【発明が解決しようとする課題】最近の液晶表示素子は
開口率を向上させ、表示品位を向上させることが要求さ
れており、配線部やＴＦＴなどの非表示領域に対して画
素電極の面積をできるだけ大きくし、開口率を大きくす
る傾向にある。そのため画素電極とソース配線などの信
号線との間隔も狭くなり、１０〜１６μｍ程度の間隔で
ある。しかも前述のようにソース配線と画素電極とは同
一面にあるため、製造工程で導電性ゴムが付着したり、
パターニングの際にレジストパターンに欠陥が生じると
ソース配線と画素電極とのあいだにショート不良が発生
する。このような不良が発生するとその画素はスイッチ
ング作用が働かず、その画素は不良となり、点欠陥を有
する表示パネルは不良となり、液晶表示パネルの歩留が
低下するという問題がある。このようなばあい、従来は
レーザ光線を使用してショート部を切断するリペア工程
が設けられることがあるが、設備が高価であり、特別の
工程が必要となるためコストアップとなる。
開口率を向上させ、表示品位を向上させることが要求さ
れており、配線部やＴＦＴなどの非表示領域に対して画
素電極の面積をできるだけ大きくし、開口率を大きくす
る傾向にある。そのため画素電極とソース配線などの信
号線との間隔も狭くなり、１０〜１６μｍ程度の間隔で
ある。しかも前述のようにソース配線と画素電極とは同
一面にあるため、製造工程で導電性ゴムが付着したり、
パターニングの際にレジストパターンに欠陥が生じると
ソース配線と画素電極とのあいだにショート不良が発生
する。このような不良が発生するとその画素はスイッチ
ング作用が働かず、その画素は不良となり、点欠陥を有
する表示パネルは不良となり、液晶表示パネルの歩留が
低下するという問題がある。このようなばあい、従来は
レーザ光線を使用してショート部を切断するリペア工程
が設けられることがあるが、設備が高価であり、特別の
工程が必要となるためコストアップとなる。
【０００９】本発明はこのような問題を解決し、信号線
と画素電極間のショート不良を解消した液晶表示素子を
提供することを目的とする。
と画素電極間のショート不良を解消した液晶表示素子を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の液晶表示素子の
製法は、少なくともスイッチング素子、画素電極、信号
線および配向膜が設けられた一方の透明基板と少なくと
も対向電極が設けられた他方の透明基板とが一定間隙を
保持して貼着され、該間隙に液晶材料が注入された液晶
表示素子の製法であって、前記一方の透明基板に画素電
極および信号線を形成したのちで配向膜の形成前に前記
画素電極と信号線のあいだにエッチング溝を形成する工
程を付加することを特徴とする。
製法は、少なくともスイッチング素子、画素電極、信号
線および配向膜が設けられた一方の透明基板と少なくと
も対向電極が設けられた他方の透明基板とが一定間隙を
保持して貼着され、該間隙に液晶材料が注入された液晶
表示素子の製法であって、前記一方の透明基板に画素電
極および信号線を形成したのちで配向膜の形成前に前記
画素電極と信号線のあいだにエッチング溝を形成する工
程を付加することを特徴とする。
【００１１】前記エッチング溝を形成する工程を、前記
画素電極の材料をエッチングするエッチング液と前記信
号線の材料をエッチングするエッチング液とにより行う
ことが安価にエッチングすることができて、しかも信号
線と画素電極とのあいだのショート不良を確実に抑制す
ることができるため好ましい。
画素電極の材料をエッチングするエッチング液と前記信
号線の材料をエッチングするエッチング液とにより行う
ことが安価にエッチングすることができて、しかも信号
線と画素電極とのあいだのショート不良を確実に抑制す
ることができるため好ましい。
【００１２】
【作用】本発明によれば、信号線と画素電極とのあいだ
に、該信号線または画素電極が設けられた層まで達する
エッチング溝を形成する工程を設けているため、製造途
中に導電性ゴミが付着したり、レジストパターンの欠陥
により信号線と画素電極間にショート不良が発生しても
ショート部分はエッチング溝により切断され、両者間の
ショート不良は解消される。
に、該信号線または画素電極が設けられた層まで達する
エッチング溝を形成する工程を設けているため、製造途
中に導電性ゴミが付着したり、レジストパターンの欠陥
により信号線と画素電極間にショート不良が発生しても
ショート部分はエッチング溝により切断され、両者間の
ショート不良は解消される。
【００１３】しかもショート不良にのみ特別の工程を設
けることなく全品について一律にエッチング工程を設け
ているため、通常のエッチング工程が一工程増えるだけ
で、特別な装置や特別の製造プロセスを必要とせず、コ
ストアップの要因とはならない。
けることなく全品について一律にエッチング工程を設け
ているため、通常のエッチング工程が一工程増えるだけ
で、特別な装置や特別の製造プロセスを必要とせず、コ
ストアップの要因とはならない。
【００１４】
【実施例】つぎに図面を参照しながら本発明の液晶表示
素子の製法について説明する。図１は本発明の液晶表示
素子の製法の一実施例により製造された液晶表示素子の
ＴＦＴが設けられた側の透明基板の一画素部分の平面説
明図、図２は図１のＩ−Ｉ線断面図、図３は図１のII−
II線断面図である。
素子の製法について説明する。図１は本発明の液晶表示
素子の製法の一実施例により製造された液晶表示素子の
ＴＦＴが設けられた側の透明基板の一画素部分の平面説
明図、図２は図１のＩ−Ｉ線断面図、図３は図１のII−
II線断面図である。
【００１５】図１において、１〜５は図４と同じ部分を
示す。逆スタガ型ＴＦＴ１は図２にその断面図が示され
るように、ゲート電極１１がガラスなどの透明基板７上
に設けられ、層間絶縁膜１２を介して半導体層１３、ソ
ース／ドレイン電極のコンタクト層１４、ソース電極１
５、ドレイン電極１６、さらにその上に保護膜１７が設
けられて形成されている。マトリックス状に配列され行
方向に並ぶ各画素のＴＦＴ１のゲート電極１１はゲート
配線３と接続され、その行の各画素用のＴＦＴ１は１本
のゲート配線３により制御される。また、列方向に並ぶ
各画素のＴＦＴ１のソース電極１５が画素間に設けられ
たソース配線（信号線）４と接続され、その列の各画素
用のＴＦＴは１本のソース配線４により信号が与えられ
る。
示す。逆スタガ型ＴＦＴ１は図２にその断面図が示され
るように、ゲート電極１１がガラスなどの透明基板７上
に設けられ、層間絶縁膜１２を介して半導体層１３、ソ
ース／ドレイン電極のコンタクト層１４、ソース電極１
５、ドレイン電極１６、さらにその上に保護膜１７が設
けられて形成されている。マトリックス状に配列され行
方向に並ぶ各画素のＴＦＴ１のゲート電極１１はゲート
配線３と接続され、その行の各画素用のＴＦＴ１は１本
のゲート配線３により制御される。また、列方向に並ぶ
各画素のＴＦＴ１のソース電極１５が画素間に設けられ
たソース配線（信号線）４と接続され、その列の各画素
用のＴＦＴは１本のソース配線４により信号が与えられ
る。
【００１６】画素電極側はその一部に付加容量５用の下
部電極５１がゲート電極１１と同時に同じ材料により形
成され、層間絶縁膜１２を介して、画素電極２が付加容
量用下部電極５１の上部にかかるように設けられること
により上部電極５２を形成し、層間絶縁膜１２とともに
付加容量５を形成している。この付加容量５の代りに画
素の中央部にゲート配線とは独立して下部電極が設けら
れる蓄積容量のばあいでも同様である。
部電極５１がゲート電極１１と同時に同じ材料により形
成され、層間絶縁膜１２を介して、画素電極２が付加容
量用下部電極５１の上部にかかるように設けられること
により上部電極５２を形成し、層間絶縁膜１２とともに
付加容量５を形成している。この付加容量５の代りに画
素の中央部にゲート配線とは独立して下部電極が設けら
れる蓄積容量のばあいでも同様である。
【００１７】本発明の製法によりえられる液晶表示素子
はＴＦＴ１および画素電極２からなる画素がマトリック
ス状に設けられたパターンにおいて、ソース配線４と画
素電極２とのあいだにエッチング溝６が設けられてい
る。このエッチング溝６はその断面図を図３に示すよう
に、画素電極２またはソース配線４の層が完全に除去さ
れ、層間膜１２が露出するまでエッチングされている。
保護膜１７の表面にさらにポリイミドなどからなる配向
膜が設けられるが、溝６がポリイミドなどにより埋まっ
ても、溝６が露出したままでも構わない。
はＴＦＴ１および画素電極２からなる画素がマトリック
ス状に設けられたパターンにおいて、ソース配線４と画
素電極２とのあいだにエッチング溝６が設けられてい
る。このエッチング溝６はその断面図を図３に示すよう
に、画素電極２またはソース配線４の層が完全に除去さ
れ、層間膜１２が露出するまでエッチングされている。
保護膜１７の表面にさらにポリイミドなどからなる配向
膜が設けられるが、溝６がポリイミドなどにより埋まっ
ても、溝６が露出したままでも構わない。
【００１８】つぎに本発明の液晶表示素子の製法の一実
施例について説明する。
施例について説明する。
【００１９】まずガラス、プラスチックスなどの透明基
板７上にＴＦＴ１、画素電極２、ゲート配線３、ソース
配線４、付加容量５を形成する。すなわち、透明基板上
にスパッタリングなどによりアルミニウムやクロムなど
の金属膜を付着させ、パターニングすることにより、ゲ
ート電極１１、ゲート配線３、付加容量用の下部電極５
１を形成する。つぎに酸化シリコンやチッ化シリコンな
どからなる層間絶縁膜１２を、たとえばＣＶＤ法により
設け、ついでアモルファスシリコンなどの半導体層およ
び不純物がドープされた半導体層を堆積させパターニン
グすることにより半導体層１３を形成する。不純物がド
ープされた半導体層はソース／ドレイン電極のオーミッ
クコンタクト層とするもので、外周のみ半導体層１３の
パターニングと同時に行う。つぎにＩＴＯ、ＳｎＯ2 、
Ｉｎ2 Ｏ3 などの導電性透明膜を付着させ、パターニン
グすることにより画素電極２を形成する。このパターニ
ングの際、端部が下部電極５１の上方にかかるように
し、付加容量５を形成する。ついでアルミニウムやクロ
ムなどの金属膜をスパッタリングなどにより付着し、パ
ターニングすることによりソース電極１５、ドレイン電
極１６およびソース配線４を形成する。このソース電極
１５およびドレイン電極１６をパターニングする際に、
不純物がドープされた半導体層１４も分離してそれぞれ
ソースコンタクト層１４ａ、ドレインコンタクト層１４
ｂとする。またドレイン電極１６の他端部は画素電極と
接続されるようにする。そののち全面に酸化シリコンな
どの保護膜を形成する。ここまでは従来の透明基板７上
にＴＦＴ１および画素電極２などを形成する通常の工程
である。
板７上にＴＦＴ１、画素電極２、ゲート配線３、ソース
配線４、付加容量５を形成する。すなわち、透明基板上
にスパッタリングなどによりアルミニウムやクロムなど
の金属膜を付着させ、パターニングすることにより、ゲ
ート電極１１、ゲート配線３、付加容量用の下部電極５
１を形成する。つぎに酸化シリコンやチッ化シリコンな
どからなる層間絶縁膜１２を、たとえばＣＶＤ法により
設け、ついでアモルファスシリコンなどの半導体層およ
び不純物がドープされた半導体層を堆積させパターニン
グすることにより半導体層１３を形成する。不純物がド
ープされた半導体層はソース／ドレイン電極のオーミッ
クコンタクト層とするもので、外周のみ半導体層１３の
パターニングと同時に行う。つぎにＩＴＯ、ＳｎＯ2 、
Ｉｎ2 Ｏ3 などの導電性透明膜を付着させ、パターニン
グすることにより画素電極２を形成する。このパターニ
ングの際、端部が下部電極５１の上方にかかるように
し、付加容量５を形成する。ついでアルミニウムやクロ
ムなどの金属膜をスパッタリングなどにより付着し、パ
ターニングすることによりソース電極１５、ドレイン電
極１６およびソース配線４を形成する。このソース電極
１５およびドレイン電極１６をパターニングする際に、
不純物がドープされた半導体層１４も分離してそれぞれ
ソースコンタクト層１４ａ、ドレインコンタクト層１４
ｂとする。またドレイン電極１６の他端部は画素電極と
接続されるようにする。そののち全面に酸化シリコンな
どの保護膜を形成する。ここまでは従来の透明基板７上
にＴＦＴ１および画素電極２などを形成する通常の工程
である。
【００２０】つぎにソース配線４と画素電極２とのあい
だにエッチング溝６を形成する。エッチング溝６の形成
は通常のフォトリソグフィ工程によりレジストパターン
を設け、レジストパターンをマスクとしてドライエッチ
ングにより保護膜１７を除去する。ついでソース配線４
の材料となるアルミニウムやクロムなどを溶解しうるエ
ッチング液によりエッチングする。エッチング液として
は、酢酸、硝酸、リン酸の混合液または硝酸第二セリウ
ムアンモニウム液などを用いることができる。さらに画
素電極の材料となるＩＴＯなどを溶解しうるエッチング
液によりエッチングする。このばあいのエッチング液と
しては王水などを用いることができる。そののち酸素プ
ラズマ（アッシング）などにより、レジストパターンを
剥離して除去する。このようにソース配線用のエッチン
グ液と画素電極用のエッチング液の両方を用いてエッチ
ングすることにより、いずれの側にショート不良の原因
があっても必ずエッチング溝６部で分離することがで
き、確実にショート不良を解消することができる。
だにエッチング溝６を形成する。エッチング溝６の形成
は通常のフォトリソグフィ工程によりレジストパターン
を設け、レジストパターンをマスクとしてドライエッチ
ングにより保護膜１７を除去する。ついでソース配線４
の材料となるアルミニウムやクロムなどを溶解しうるエ
ッチング液によりエッチングする。エッチング液として
は、酢酸、硝酸、リン酸の混合液または硝酸第二セリウ
ムアンモニウム液などを用いることができる。さらに画
素電極の材料となるＩＴＯなどを溶解しうるエッチング
液によりエッチングする。このばあいのエッチング液と
しては王水などを用いることができる。そののち酸素プ
ラズマ（アッシング）などにより、レジストパターンを
剥離して除去する。このようにソース配線用のエッチン
グ液と画素電極用のエッチング液の両方を用いてエッチ
ングすることにより、いずれの側にショート不良の原因
があっても必ずエッチング溝６部で分離することがで
き、確実にショート不良を解消することができる。
【００２１】このように形成された透明基板ともう一方
の前記画素電極に対応する他側の対向電極が形成された
透明基板とを一定間隙で貼着し、その間隙に液晶材料を
注入することにより液晶表示素子が形成される。
の前記画素電極に対応する他側の対向電極が形成された
透明基板とを一定間隙で貼着し、その間隙に液晶材料を
注入することにより液晶表示素子が形成される。
【００２２】
【発明の効果】本発明によれば、液晶表示素子のＴＦＴ
や画素電極を製造する際に、エッチング工程を設けるこ
とにより信号線と画素電極とのあいだにエッチング溝を
形成しているため、高価な設備を必要とせずに、安価な
ウェットエッチングで確実にショート不良を低減するこ
とができ、工程の増加にもかかわらず、歩留が向上して
トータル的にコストダウンを達成できる。
や画素電極を製造する際に、エッチング工程を設けるこ
とにより信号線と画素電極とのあいだにエッチング溝を
形成しているため、高価な設備を必要とせずに、安価な
ウェットエッチングで確実にショート不良を低減するこ
とができ、工程の増加にもかかわらず、歩留が向上して
トータル的にコストダウンを達成できる。
【図面の簡単な説明】
【図１】本発明の液晶表示素子の製法の一実施例により
製造された液晶表示素子のＴＦＴが設けられた側の透明
基板の一画素部分の平面説明図である。
製造された液晶表示素子のＴＦＴが設けられた側の透明
基板の一画素部分の平面説明図である。
【図２】図１のＩ−Ｉ線断面図である。
【図３】図１のII−II線断面図である。
【図４】従来の液晶表示素子の一画素部分の平面説明図
である。
である。
１ ＴＦＴ ２ 画素電極 ３ ゲート配線 ４ ソース配線（信号線） ６ エッチング溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高村 誠 京都市右京区西院溝崎町21番地 ローム株 式会社内
Claims (2)
- 【請求項１】 少なくともスイッチング素子、画素電
極、信号線および配向膜が設けられた一方の透明基板と
少なくとも対向電極が設けられた他方の透明基板とが一
定間隙を保持して貼着され、該間隙に液晶材料が注入さ
れた液晶表示素子の製法であって、前記一方の透明基板
に画素電極および信号線を形成したのちで配向膜の形成
前に前記画素電極と信号線のあいだにエッチング溝を形
成する工程を付加することを特徴とする液晶表示素子の
製法。 - 【請求項２】 前記エッチング溝を形成する工程を、前
記画素電極の材料をエッチングするエッチング液と前記
信号線の材料をエッチングするエッチング液とにより行
うことを特徴とする請求項１記載の液晶表示素子の製
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2561194A JP3253210B2 (ja) | 1994-02-23 | 1994-02-23 | 液晶表示素子の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2561194A JP3253210B2 (ja) | 1994-02-23 | 1994-02-23 | 液晶表示素子の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07234416A true JPH07234416A (ja) | 1995-09-05 |
| JP3253210B2 JP3253210B2 (ja) | 2002-02-04 |
Family
ID=12170691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2561194A Expired - Fee Related JP3253210B2 (ja) | 1994-02-23 | 1994-02-23 | 液晶表示素子の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253210B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000162647A (ja) * | 1998-11-26 | 2000-06-16 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
| WO2009078200A1 (ja) * | 2007-12-19 | 2009-06-25 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機 |
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