JPH01217423A - 非晶質シリコン薄膜トランジスタアレイ基板 - Google Patents
非晶質シリコン薄膜トランジスタアレイ基板Info
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- JPH01217423A JPH01217423A JP63043577A JP4357788A JPH01217423A JP H01217423 A JPH01217423 A JP H01217423A JP 63043577 A JP63043577 A JP 63043577A JP 4357788 A JP4357788 A JP 4357788A JP H01217423 A JPH01217423 A JP H01217423A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
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- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/103—Materials and properties semiconductor a-Si
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は非晶質シリコン（ａｍｏｒｐｈｏｕｓ−３ｉｌ
ｉｃｏｎ。
ｉｃｏｎ。
以下ａ−８ｉ ）薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌ
ｍＴｒａｎｓｉｓｔｏｒ、以下ＴＰＴ）アレイ基板の構
成に関する。
ｍＴｒａｎｓｉｓｔｏｒ、以下ＴＰＴ）アレイ基板の構
成に関する。
［従来の技術］
近年薄型の画像表示器として液晶マトリクス表示器、と
りわけ各画素毎にスイッチング素子を設けたいわゆるア
クティブマトリクス型の液晶表示器が各所で研究開発さ
れている。スイッチング素子としては、旧Ｓ型のＴＰＴ
が主として利用されている。
りわけ各画素毎にスイッチング素子を設けたいわゆるア
クティブマトリクス型の液晶表示器が各所で研究開発さ
れている。スイッチング素子としては、旧Ｓ型のＴＰＴ
が主として利用されている。
第７図はＴＰＴを用いたアクティブマトリクス型の液晶
表示器の構成例を模式的に表したものである。１４は
ＴＰＴ、 １５はＴＦＴ１４のドレイン電極に接続され
た画素電極（図示せず）とＴＰＴが設けられたＷＥに対
し、液晶層を介して対向したｕｂ上に設けられた対向電
極１Ｇとにより挟持された１画素分の液晶層である。１
３は各ＴＦＴ１４のゲート電極を連結するためのゲート
配線であり、行ごとに各ＴＰＴをオンオフする走査信号
をＴＰＴ１４のゲート電極に供給するものである。１１
はＴＰＴ１４のソース電極を連結するためのソース配線
であり、ゲート配線１３により選択された各ＴＦＴ１４
のソース電極へ画像信号を供給するものである。本図を
用いてアクティブマトリクス型の液晶表示器の表示原理
を簡単に説明すると次のようになる。例えばゲート配線
１３のなかて信号端子Ｘｉに選択信号が印加されると、
これに連なる各ＴＰＴＩ４−ａは一斉にオンし、ソース
配線１１の信号端子・・・Ｙｉ、Ｙｉ＋１・・・より画
１象信号がＴＰＴ１４−ａのソース電極を通してドレイ
ン電極に接続された画素電極へ供給される。この画素電
極の電圧と対向電極１Ｇの電圧により、各液晶層１５に
印加される電圧直が決定され、各電圧値により各液晶層
１５の光透過率を変化させて表示を行う。Ｘｉに印加さ
れる信号が非選択状態にな゛す、これに連なる各ＴＰＴ
がオフすると引続きＸｉ＋１に選択信号が印加されて上
記と同様の操作が行われる。なお、各液晶層１５に印加
された電圧はＴＰＴ１４がオフ状態になった後も液晶層
１５自身による容量成分により、次に同−ＴＰＴがオン
するまで保持される。
表示器の構成例を模式的に表したものである。１４は
ＴＰＴ、 １５はＴＦＴ１４のドレイン電極に接続され
た画素電極（図示せず）とＴＰＴが設けられたＷＥに対
し、液晶層を介して対向したｕｂ上に設けられた対向電
極１Ｇとにより挟持された１画素分の液晶層である。１
３は各ＴＦＴ１４のゲート電極を連結するためのゲート
配線であり、行ごとに各ＴＰＴをオンオフする走査信号
をＴＰＴ１４のゲート電極に供給するものである。１１
はＴＰＴ１４のソース電極を連結するためのソース配線
であり、ゲート配線１３により選択された各ＴＦＴ１４
のソース電極へ画像信号を供給するものである。本図を
用いてアクティブマトリクス型の液晶表示器の表示原理
を簡単に説明すると次のようになる。例えばゲート配線
１３のなかて信号端子Ｘｉに選択信号が印加されると、
これに連なる各ＴＰＴＩ４−ａは一斉にオンし、ソース
配線１１の信号端子・・・Ｙｉ、Ｙｉ＋１・・・より画
１象信号がＴＰＴ１４−ａのソース電極を通してドレイ
ン電極に接続された画素電極へ供給される。この画素電
極の電圧と対向電極１Ｇの電圧により、各液晶層１５に
印加される電圧直が決定され、各電圧値により各液晶層
１５の光透過率を変化させて表示を行う。Ｘｉに印加さ
れる信号が非選択状態にな゛す、これに連なる各ＴＰＴ
がオフすると引続きＸｉ＋１に選択信号が印加されて上
記と同様の操作が行われる。なお、各液晶層１５に印加
された電圧はＴＰＴ１４がオフ状態になった後も液晶層
１５自身による容量成分により、次に同−ＴＰＴがオン
するまで保持される。
」二記ＴＦＴＩ４にはゲート絶縁層、半導体層を挟んで
、これらの下層側にゲート電極、上層側にソース電極お
よびドレイン電極が配置されたいわゆる逆スタガー型の
ａ−８Ｉ ＴＰＴが広く利用されている。
、これらの下層側にゲート電極、上層側にソース電極お
よびドレイン電極が配置されたいわゆる逆スタガー型の
ａ−８Ｉ ＴＰＴが広く利用されている。
特に信頼性、再現性等の観点からゲート絶縁層、非晶質
シリコン層、保護絶縁層が順次形成された構造を有する
逆スタガー型のａ−８ｔ ＴＰＴが提案されている。
シリコン層、保護絶縁層が順次形成された構造を有する
逆スタガー型のａ−８ｔ ＴＰＴが提案されている。
第８図および第９図は上記構造を有するａ−８ｔ ＴＰ
Ｔを中心にゲート配線、ソース配線および画素電極等を
表わしたものである。同図において１は絶縁性基板、２
はゲート電極、３はゲート絶縁層、４は非晶質シリコン
層、５は保護絶縁層、６はソースおよびドレインでのオ
ーミックコンタクトおよび正孔のブロッキングを目的と
した不純物を含んだシリコン層、７はソース電極および
ドレイン電極を形成するための金属層、８と９は上記不
純物シリコン層６および金属層７からなるソース電極と
ドレイン電極である。１０は透明導電層であり、１１と
１２はこの透明導電層により形成されるソース配線と画
素電極、１３はゲート配線である。
Ｔを中心にゲート配線、ソース配線および画素電極等を
表わしたものである。同図において１は絶縁性基板、２
はゲート電極、３はゲート絶縁層、４は非晶質シリコン
層、５は保護絶縁層、６はソースおよびドレインでのオ
ーミックコンタクトおよび正孔のブロッキングを目的と
した不純物を含んだシリコン層、７はソース電極および
ドレイン電極を形成するための金属層、８と９は上記不
純物シリコン層６および金属層７からなるソース電極と
ドレイン電極である。１０は透明導電層であり、１１と
１２はこの透明導電層により形成されるソース配線と画
素電極、１３はゲート配線である。
［解決しようとする課題］
ところで、アクティブマトリクス型の液晶表示器ではソ
ース配線１１の線幅は１ｏないし２０マイクロメ一タ程
度であるため、ごみの存在あるいはゲート配線１３の段
差を横切ること等の原因によりソース配線１１に断線が
生じることがある。断線が生じると導通不良のため表示
上線欠陥となって表れ表示品質を著しく低下させる。ま
たソース配線１１を形成する透明導電層１０には通常Ｉ
ＴＯが用いられるが、これはエツチングの際ファインパ
ターンを形成することが難しく、これも断線原因の一つ
となっている。
ース配線１１の線幅は１ｏないし２０マイクロメ一タ程
度であるため、ごみの存在あるいはゲート配線１３の段
差を横切ること等の原因によりソース配線１１に断線が
生じることがある。断線が生じると導通不良のため表示
上線欠陥となって表れ表示品質を著しく低下させる。ま
たソース配線１１を形成する透明導電層１０には通常Ｉ
ＴＯが用いられるが、これはエツチングの際ファインパ
ターンを形成することが難しく、これも断線原因の一つ
となっている。
以」二述べたように従来は透明導電層１０のみによりソ
ース配線１１を形成していたため、断線が生じ易く導通
不良の原因の一つとなっていた。
ース配線１１を形成していたため、断線が生じ易く導通
不良の原因の一つとなっていた。
本発明は上記従来の欠点に鑑みなされたものであり、透
明導電層により形成されたソース配線■導通不良による
製造歩留りの低下を改善することを目的としている。
明導電層により形成されたソース配線■導通不良による
製造歩留りの低下を改善することを目的としている。
［課題を解決するための手段］
本発明によれば、アレイ状に設けられた非晶質シリコン
薄膜トランジスタと、この非晶質シリコン薄膜トランジ
スタのゲート電極を連結させるゲート配線と、ソース電
極を連結させる透明導電層よりなるソース配線とを少く
とも有して形成される逆スタガー型の非晶質シリコン薄
膜トランジスタアレイ基板において、上記透明導電層に
より形成されるソース配線下に、上記非晶質シリコン薄
膜トランジスタのソース電極形成材料により形成される
補助ソース配線を設けたことを特徴とする非晶質シリコ
ン薄膜トランジスタアレイ基板を提供することにより上
記目的を達成している。
薄膜トランジスタと、この非晶質シリコン薄膜トランジ
スタのゲート電極を連結させるゲート配線と、ソース電
極を連結させる透明導電層よりなるソース配線とを少く
とも有して形成される逆スタガー型の非晶質シリコン薄
膜トランジスタアレイ基板において、上記透明導電層に
より形成されるソース配線下に、上記非晶質シリコン薄
膜トランジスタのソース電極形成材料により形成される
補助ソース配線を設けたことを特徴とする非晶質シリコ
ン薄膜トランジスタアレイ基板を提供することにより上
記目的を達成している。
［実施例］
第１図および第２図は本発明の第１の実施例を示したも
のであり、同図において、１は絶縁性括仮、２はゲート
電極、３はゲート絶縁層、４は非晶質シリコン層、５は
保護絶縁層、６は不純物シリコン層、７は金属層、８と
９は不純物シリコン層６および金属層７により形成され
るソース電極とドレイン電極である。ＩＯは透明導電層
であり、１１と１２はこの透明導電層により形成される
ソース配線と画素電極、１３はゲート配線であり、１４
はソース電極形成材料である不純物シリコン層６および
金属層７により形成される補助ソース配線である。
のであり、同図において、１は絶縁性括仮、２はゲート
電極、３はゲート絶縁層、４は非晶質シリコン層、５は
保護絶縁層、６は不純物シリコン層、７は金属層、８と
９は不純物シリコン層６および金属層７により形成され
るソース電極とドレイン電極である。ＩＯは透明導電層
であり、１１と１２はこの透明導電層により形成される
ソース配線と画素電極、１３はゲート配線であり、１４
はソース電極形成材料である不純物シリコン層６および
金属層７により形成される補助ソース配線である。
以下、第１図および第２図を用いて製造工程の説明を行
う。なお、以下の説明で（ａ） 、（ｂ） 、 （ｃ）
は第２図における、製造工程順を示した（ａ） 、（ｂ
） 、（ｃ）と対応している。
う。なお、以下の説明で（ａ） 、（ｂ） 、 （ｃ）
は第２図における、製造工程順を示した（ａ） 、（ｂ
） 、（ｃ）と対応している。
（ａ）ガラス等の絶縁性基板１にゲート電極２およびゲ
ート配線１３を形成し、ゲート絶縁層３、非晶質シリコ
ン層４、保護絶縁層５をプラズマＣＶＤ法により堆積し
たのち上記保護絶縁層を選択的に除去する。
ート配線１３を形成し、ゲート絶縁層３、非晶質シリコ
ン層４、保護絶縁層５をプラズマＣＶＤ法により堆積し
たのち上記保護絶縁層を選択的に除去する。
（ｂ）ソースおよびドレイン部でのオーミックコンタク
トおよび正孔電流のブロッキングを目的としたｎ型の不
純物を適量含んだ不純物シリコン層６をプラズマＣＶＤ
法により堆積し、引続き金属層７としてＴｉを真空蒸着
法により堆積する。金属層７を弱フッ硝酸溶液によりエ
ツチングし、これをソース電極８のパターン、ドレイン
電極９のパターンおよび補助ソース配線１４のパターン
にバターニングする。この金属層７のパターンおよび保
護絶縁層５のパターンをマスクとして不純物シリコン層
６および非晶質シリコン層４を有機アルカリ系溶液によ
りエツチングし、不純物シリコン層６および金属層７に
よるソース電極８およびドレイン電極９、さらに不純物
シリコン層６、金属層７等による補助ソース配線１４を
形成する。
トおよび正孔電流のブロッキングを目的としたｎ型の不
純物を適量含んだ不純物シリコン層６をプラズマＣＶＤ
法により堆積し、引続き金属層７としてＴｉを真空蒸着
法により堆積する。金属層７を弱フッ硝酸溶液によりエ
ツチングし、これをソース電極８のパターン、ドレイン
電極９のパターンおよび補助ソース配線１４のパターン
にバターニングする。この金属層７のパターンおよび保
護絶縁層５のパターンをマスクとして不純物シリコン層
６および非晶質シリコン層４を有機アルカリ系溶液によ
りエツチングし、不純物シリコン層６および金属層７に
よるソース電極８およびドレイン電極９、さらに不純物
シリコン層６、金属層７等による補助ソース配線１４を
形成する。
（Ｃ）透明導電層ＩＯとして ＩＴＯを真空蒸着法によ
り堆積し、これを塩化第二鉄系の溶液によりエツチング
し、ソース配線１１および画素電極１２を形成する。こ
のとき形成されるソース配線１１は図からも明らかなよ
うに補助ソース配線１４よりも幅杖に形成される。
り堆積し、これを塩化第二鉄系の溶液によりエツチング
し、ソース配線１１および画素電極１２を形成する。こ
のとき形成されるソース配線１１は図からも明らかなよ
うに補助ソース配線１４よりも幅杖に形成される。
以上の工程により第１図（ｅ）および第２図に示される
ように、ソース配線１１下にソース電極形成材料である
不純物シリコン層６および金属層７により形成された補
助ソース配線１４が設けられたａ−３ｉ ＴＦＴアレイ
基板が完成する。
ように、ソース配線１１下にソース電極形成材料である
不純物シリコン層６および金属層７により形成された補
助ソース配線１４が設けられたａ−３ｉ ＴＦＴアレイ
基板が完成する。
第３図および第４図は本発明における第２の実施例を示
したものである。図面に付した番号は第１の実施例と同
様である。これはソース配線１１を補助ソース配線１４
より幅広に形成したものであり、その他の点については
第１の実施例とほぼ同様である。
したものである。図面に付した番号は第１の実施例と同
様である。これはソース配線１１を補助ソース配線１４
より幅広に形成したものであり、その他の点については
第１の実施例とほぼ同様である。
第５図および第６図は本発明における第３の実施例を示
したものである。同図において、ｌはガラス等の絶縁性
基板、２はゲート電極、３はゲート絶縁層、４は非晶質
シリコン層、θは不純物シリコン層、８と９は不純物シ
リコン層６により形成されたソース電極およびドレイン
電極である。
したものである。同図において、ｌはガラス等の絶縁性
基板、２はゲート電極、３はゲート絶縁層、４は非晶質
シリコン層、θは不純物シリコン層、８と９は不純物シ
リコン層６により形成されたソース電極およびドレイン
電極である。
１０は透明導電層、１１と１２はこの透明導電層により
形成されたソース配線と画素電極、１３はゲート配線、
１４はソース電極材料である不純物シリコン層６により
形成された補助ソース配線である。
形成されたソース配線と画素電極、１３はゲート配線、
１４はソース電極材料である不純物シリコン層６により
形成された補助ソース配線である。
以下、第５図および第６図を用いて製造工程の説明を行
う。なお以下の説明で用いる（ａ） 、 （ｂ）。
う。なお以下の説明で用いる（ａ） 、 （ｂ）。
（Ｃ）は第６図における製造工程順を示した（ａ） 、
（ｂ）、（ｃ）に対応している。
（ｂ）、（ｃ）に対応している。
（ａ）ガラス等の絶縁性基板１に、ゲート電極２および
ゲート配線１３を形成し、ゲート絶縁層３、非晶質シリ
コン層４および不純物シリコン層６をプラズマＣＶＤ法
により堆積し、上記非晶質シリコン層４および不純物シ
リコン層６をＣＦ４系のガスを用いてプラズマエツチン
グを行い、ＴＰＴ部およびソース配線部に」二記２層を
残す。
ゲート配線１３を形成し、ゲート絶縁層３、非晶質シリ
コン層４および不純物シリコン層６をプラズマＣＶＤ法
により堆積し、上記非晶質シリコン層４および不純物シ
リコン層６をＣＦ４系のガスを用いてプラズマエツチン
グを行い、ＴＰＴ部およびソース配線部に」二記２層を
残す。
（ｂ）透明導電層１０としてＩＴＯを真空蒸着法により
堆積し、これを塩化第二鉄系の溶液を用いてエツチング
してソース電極８、ドレイン電極９、ソース配線１１お
よび画素電極１２のパターンを形成する。
堆積し、これを塩化第二鉄系の溶液を用いてエツチング
してソース電極８、ドレイン電極９、ソース配線１１お
よび画素電極１２のパターンを形成する。
（ｃ）上記透明導電層１０により形成されたパターンを
マスクとして不純物ンリコン層６をＣＦ４系のガスを用
いてプラズマエツチングし、ソース配線１１、画素電極
１２、不純物シリコン層６による補助ソース配線１４を
形成する。
マスクとして不純物ンリコン層６をＣＦ４系のガスを用
いてプラズマエツチングし、ソース配線１１、画素電極
１２、不純物シリコン層６による補助ソース配線１４を
形成する。
以上の工程により第５図および第６図（Ｃ）に示される
ようにソース配線１１の下にソース電極形成材料である
不純物シリコン層６により形成された補助ソース配線が
設けられたａ−３ｉＴＦＴアレイ基板が完成する。
ようにソース配線１１の下にソース電極形成材料である
不純物シリコン層６により形成された補助ソース配線が
設けられたａ−３ｉＴＦＴアレイ基板が完成する。
以」二の３実施例ではいずれも透明導電層により形成さ
れたソース配線下にソース電極形成材料により形成され
た補助ソース配線が設けられているが、このことにより
ソース配線が断線しても同一箇所で補助ソース配線が断
線していない限りソース配線の導通は確保される。実際
にソース配線の導通不良を測定すると従来例に比べはる
かに改善されていることが確められた。また本発明は、
例えば第１図、第２図と第８図、第９図を比較すれば明
らかなように、従来工程に特に新しい工程を付加しない
でも実施可能である。
れたソース配線下にソース電極形成材料により形成され
た補助ソース配線が設けられているが、このことにより
ソース配線が断線しても同一箇所で補助ソース配線が断
線していない限りソース配線の導通は確保される。実際
にソース配線の導通不良を測定すると従来例に比べはる
かに改善されていることが確められた。また本発明は、
例えば第１図、第２図と第８図、第９図を比較すれば明
らかなように、従来工程に特に新しい工程を付加しない
でも実施可能である。
［効果］
本発明ではソース配線下に補助ソース配線を設けたこと
により大幅に導通不良が減少するため製造歩留りの向−
にに大きく寄与する。
により大幅に導通不良が減少するため製造歩留りの向−
にに大きく寄与する。
第１図は本発明の第１の実施例を示した一部切欠正面図
、第２図は第１図■−■線断面にて製造工程を示した工
程断面図、第３図は本発明の第２の実施例を示した一部
切欠正面図、第４図は第３図ＩＶ−ＩＶ線断面図、第５
図は本発明の第３の実施例を示した一部切欠正面図、第
６図は第５図■−■線断面にて製造工程を示した工程断
面図、第７図はアクティブマトリクス型液晶表示器の回
路配線を示した電気回路図、第８図は従来例を示した一
部切欠正面図、第９図は第８図ＩＸ−ＩＸ線断面図であ
る。 ６・・・不純物シリコン層 ７・・・金属層 ８・・・ソース電極 １０・・・透明導電層 １１・・・ソース配線 １４・・・補助ソース配線 以 上 出願人 株式会社 精 工 舎
、第２図は第１図■−■線断面にて製造工程を示した工
程断面図、第３図は本発明の第２の実施例を示した一部
切欠正面図、第４図は第３図ＩＶ−ＩＶ線断面図、第５
図は本発明の第３の実施例を示した一部切欠正面図、第
６図は第５図■−■線断面にて製造工程を示した工程断
面図、第７図はアクティブマトリクス型液晶表示器の回
路配線を示した電気回路図、第８図は従来例を示した一
部切欠正面図、第９図は第８図ＩＸ−ＩＸ線断面図であ
る。 ６・・・不純物シリコン層 ７・・・金属層 ８・・・ソース電極 １０・・・透明導電層 １１・・・ソース配線 １４・・・補助ソース配線 以 上 出願人 株式会社 精 工 舎
Claims (3)
- （１）アレイ状に設けられた非晶質シリコン薄膜トラン
ジスタと、この非晶質シリコン薄膜トランジスタのゲー
ト電極を連結させるゲート配線と、ソース電極を連結さ
せる透明導電層よりなるソース配線とを少なくとも有し
て形成される逆スタガー型の非晶質シリコン薄膜トラン
ジスタアレイ基板において、上記透明導電層により形成
されるソース配線下に上記非晶質シリコン薄膜トランジ
スタのソース電極形成材料により形成される補助ソース
配線を設けたことを特徴とする非晶質シリコン薄膜トラ
ンジスタアレイ基板。 - （２）ソース電極形成材料が不純物を含んだシリコン層
と金属層であることを特徴とする請求項１記載の非晶質
シリコン薄膜トランジスタアレイ基板。 - （３）ソース配線形成材料が不純物を含んだシリコン層
であることを特徴とする請求項１記載の非晶質シリコン
薄膜トランジスタアレイ基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043577A JPH01217423A (ja) | 1988-02-26 | 1988-02-26 | 非晶質シリコン薄膜トランジスタアレイ基板 |
| US07/306,373 US5005056A (en) | 1988-02-26 | 1989-02-03 | Amorphous-silicon thin film transistor array substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043577A JPH01217423A (ja) | 1988-02-26 | 1988-02-26 | 非晶質シリコン薄膜トランジスタアレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217423A true JPH01217423A (ja) | 1989-08-31 |
Family
ID=12667615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63043577A Pending JPH01217423A (ja) | 1988-02-26 | 1988-02-26 | 非晶質シリコン薄膜トランジスタアレイ基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5005056A (ja) |
| JP (1) | JPH01217423A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008209931A (ja) * | 2008-03-12 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JP2014130358A (ja) * | 2014-01-27 | 2014-07-10 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03252164A (ja) * | 1990-02-28 | 1991-11-11 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| JP3134344B2 (ja) * | 1991-05-17 | 2001-02-13 | 日本電気株式会社 | 半導体装置 |
| JP3172841B2 (ja) * | 1992-02-19 | 2001-06-04 | 株式会社日立製作所 | 薄膜トランジスタとその製造方法及び液晶表示装置 |
| KR0131062B1 (ko) * | 1992-08-27 | 1998-04-14 | 순페이 야마자끼 | 반도체장치 제작방법 |
| JP3002099B2 (ja) * | 1994-10-13 | 2000-01-24 | 株式会社フロンテック | 薄膜トランジスタおよびそれを用いた液晶表示装置 |
| KR100223153B1 (ko) * | 1996-05-23 | 1999-10-15 | 구자홍 | 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치 |
| US6188452B1 (en) * | 1996-07-09 | 2001-02-13 | Lg Electronics, Inc | Active matrix liquid crystal display and method of manufacturing same |
| JP4700160B2 (ja) | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8471255B2 (en) * | 2009-08-27 | 2013-06-25 | Sharp Kabushiki Kaisha | Bottom-gate thin-film transistor having a multilayered channel and method for manufacturing same |
| WO2013126698A2 (en) * | 2012-02-22 | 2013-08-29 | Massachusetts Institute Of Technology | Flexible high-voltage thin film transistors |
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|---|---|---|---|---|
| JPS61182B2 (ja) * | 1980-11-18 | 1986-01-07 | Sekisui Plastics |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4803528A (en) * | 1980-07-28 | 1989-02-07 | General Electric Company | Insulating film having electrically conducting portions |
-
1988
- 1988-02-26 JP JP63043577A patent/JPH01217423A/ja active Pending
-
1989
- 1989-02-03 US US07/306,373 patent/US5005056A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182B2 (ja) * | 1980-11-18 | 1986-01-07 | Sekisui Plastics |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9368514B2 (en) | 2000-03-08 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9786687B2 (en) | 2000-03-08 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2008209931A (ja) * | 2008-03-12 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JP2014130358A (ja) * | 2014-01-27 | 2014-07-10 | Semiconductor Energy Lab Co Ltd | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5005056A (en) | 1991-04-02 |
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