KR100349380B1 - 박막 트랜지스터 어레이 기판 - Google Patents

박막 트랜지스터 어레이 기판 Download PDF

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Abstract

본 발명은 소오스/드레인 전극을 포함한 데이터 라인이 ITO 에천트에 의해 손상되는 것을 방지할 수 있는 박막 트랜지스터 어레이 기판을 개시한다. 개시된 본 발명의 박막 트랜지스터 어레이 기판은, 수 개의 게이트 라인들 및 스토리지 라인들이 절연성 기판 상에 번갈아 평행하게 배열되고, 수 개의 데이터 라인들이 상기 게이트 라인들 및 스토리지 라인들과 수직·교차되게 배열되며, 스위칭 소자인 박막 트랜지스터가 상기 게이트 라인과 데이터 라인의 교차부마다 구비되고, 보호막이 상기 결과물의 전체 상부에 도포되며, ITO 금속막으로 이루어진 화소전극이 상기 게이트 라인과 데이터 라인에 의해 한정된 화소영역에 도포된 보호막 부분 상에 배치되어 있는 탑 ITO 구조를 갖는 박막 트랜지스터 어레이 기판에 있어서, 상기 게이트 라인과 데이터 라인의 교차부와 상기 박막 트랜지스터 및 상기 스토리지 라인과 데이터 라인의 교차부 상부의 보호막 부분 상에는 상기 부분들을 가리는 ITO 금속막 패턴이 구비되어 있는 것을 특징으로 한다.

Description

박막 트랜지스터 어레이 기판{Thin film transistor array substrate}
본 발명은 박막 트랜지스터 액정표시소자에 관한 것으로, 특히, 데이터 라인 또는 커먼 라인의 손상을 방지할 수 있는 박막 트랜지스터 어레이 기판에 관한 것이다.
텔레비젼 및 그래픽 디스플레이 등의 표시 장치에 이용되는 액정표시소자는 CRT(Cathod-ray tube)를 대신하여 개발되어져 왔다. 특히, 박막 트랜지스터 액정표시소자(Thin Film Transistor Liquid Crystal Display : 이하, TFT LCD)는 고속 응답 특성을 갖는 잇점과 고화소수에 적합하다는 잇점이 있기 때문에, CRT에 필적할만한 표시화면의 고화질화, 대형화 및 컬러화 등을 실현할 수 있다.
상기한 TFT LCD는 TFT 및 화소전극이 형성된 TFT 어레이 기판과, 컬러필터 및 상대전극이 형성된 컬러필터 기판이 액정층의 개재하에 합착된 구조이며, 이러한 구조의 TFT LCD에서, TFT 어레이 기판은 상기 TFT LCD의 특성을 결정하는데 큰 영향을 미친다. 그 한 예로서, TFT 어레이 기판의 제조 공정을 단순화시키는 것은, 즉, 포토 공정의 수를 줄이는 것은 제조비용 측면에서 상용화에 크게 영향을 미친다.
따라서, 포토 공정의 수를 감소시키기 위한 여러 가지 구조들이 제안되고 있으며, 최근, ITO 금속막으로 이루어진 화소전극을 TFT 어레이 기판의 최상부에 배치시키는 탑 ITO 구조가 제안되었는데, 이러한 탑 ITO 구조는 대략 5단계의 포토 공정에 의해 제작되기 때문에, 6 또는 7단계의 포토 공정을 요구하는 통상의 TFT 어레이 기판 보다 그 제조공정의 단순화 및 제조비용의 절감 효과를 얻을 수 있다.
도 1은 종래 기술에 따른 탑 ITO 구조를 갖는 티에프티 어레이 기판의 요부 평면도로서, 도시된 바와 같이, 게이트 라인(2)과 스토리지 라인(4)은 유리기판(도시안됨) 상에 평행하게 배치되어 있고, 상기 게이트 라인(2) 및 스토리지 라인(4)과 수직·교차되게 데이터 라인(6)이 배치되어 있다. 게이트 라인(2)과 데이터 라인(6)의 교차부에는 스위칭 소자인 TFT(10)가 구비되어 있다. 여기서, TFT(10)는 게이트 라인(2)의 일부분인 게이트 전극과, 그 상부에 배치되는 반도체층(5) 및 소오스/드레인 전극(7a, 7b)을 포함하여 이루어진다.
ITO 금속막으로 이루어진 화소전극(8)은 게이트 라인(2)과 데이터 라인(6)에 의해 한정된 화소영역에 배치되며, 이때, 화소전극(8)은 TFT(10)의 소오스 전극(7a)과 콘택된다.
한편, 게이트 라인(2)과 데이터 라인(6) 사이에는 그들간의 전기적 절연을 위해 게이트 절연막(도시안됨)이 개재되어 있으며, 마찬가지로, 스토리지 라인(4)과 데이터 라인(6) 사이에도 게이트 절연막이 개재되어 있다. 또한, TFT(10)를 보호하기 위하여, 상기 TFT(10)가 구비된 유리기판의 전면 상에는 보호막(도시안됨)이 도포되어 있으며, 상기한 화소전극(8)은 이러한 보호막 상에 형성되고, 아울러, 보호막에 구비된 홀을 통해 소오스 전극(7a)과 콘택된다.
그러나, 상기와 같은 탑 ITO 구조의 TFT 어레이 기판을 제조함에 있어서는 다음과 같은 문제점이 발생된다.
일반적으로, 게이트 라인과 데이터 라인의 교차부, 스토리지 라인과 데이터 라인의 교차부 및 TFT 형성부는 다른 부분에 비해 토폴로지 차가 크다. 따라서, 이러한 부분에 보호막을 형성하게 되면, 상기 보호막의 형성시에 발생된 파티클이나 또는 후속의 포토 공정에서 형성되는 디펙트(Defect)로 인하여, 도 2에 도시된 바와 같이, 보호막(9) 내에는 핀홀(11)이 발생하게 하게 된다. 여기서, 도 2는 TFT 상에 형성된 보호막에서 핀홀이 발생된 상태를 보여주는 단면도로서, 도면부호 1은 유리기판, 2a는 게이트 전극, 3은 게이트 절연막, 5는 반도체층, 5a는 오믹층, 7은 소오스/드레인, 9는 보호막이다.
그런데, 보호막(9)에 핀홀(11)이 발생된 상태로 후속 공정인 ITO 공정을 수행하게 되면, ITO 금속막의 식각액(이하, ITO 에천트라 칭함)이 핀홀(11)을 통해 그 내부로 침투하기 때문에, 도 1에서 소오스/드레인 전극(7a, 7b)과, 게이트 라인(2) 및 및 스토리지 라인(4)과 교차하는 데이터 라인 부분(A, B)은 침투된 ITO 에천트에 의해 부식되고, 그 결과로, TFT 어레이 기판의 제조수율은 저하된다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, ITO 에천트에 의한 손상을 방지할 수 있는 TFT 어레이 기판을 제공하는데, 그 목적이 있다.
도 1은 종래 기술에 따른 탑 ITO 구조를 갖는 박막 트랜지스터 어레이 기판의 요부 평면도.
도 2는 종래 문제점을 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따른 탑 ITO 구조를 갖는 박막 트랜지스터 어레이 기판의 요부 평면도.
도 4는 본 발명의 잇점을 설명하기 위한 단면도.
도 5는 본 발명의 다른 실시예에 따른 탑 ITO 구조를 갖는 박막 트랜지스터 어레이 기판의 요부 평면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 유리기판 22 : 게이트 라인
22a : 게이트 전극 23 : 게이트 절연막
24 : 스토리지 라인 25 : 반도체층
25a : 오믹층 26 : 데이터 라인
27 : 소오스/드레인 27a : 소오스 전극
27b : 드레인 전극 28 : 화소전극
29 : 보호막 30 : 박막 트랜지스터
31 : 핀홀 40 : ITO 금속막
40a,40b,40c,50 : ITO 금속막 패턴
상기와 같은 목적을 달성하기 위한 본 발명의 TFT 어레이 기판은, 수 개의게이트 라인들 및 스토리지 라인들이 절연성 기판 상에 번갈아 평행하게 배열되고, 수 개의 데이터 라인들이 상기 게이트 라인들 및 스토리지 라인들과 수직·교차되게 배열되며, 스위칭 소자인 TFT가 상기 게이트 라인과 데이터 라인의 교차부마다 구비되고, 보호막이 상기 결과물의 전체 상부에 도포되며, ITO 금속막으로 이루어진 화소전극이 상기 게이트 라인과 데이터 라인에 의해 한정된 화소영역에 도포된 보호막 부분 상에 배치되어 있는 탑 ITO 구조를 갖는 TFT 어레이 기판에 있어서, 상기 게이트 라인과 데이터 라인의 교차부와 상기 TFT 및 상기 스토리지 라인과 데이터 라인의 교차부 상부의 보호막 부분 상에는 상기 부분들을 가리는 ITO 금속막 패턴이 구비되어 있는 것을 특징으로 한다.
본 발명에 따르면, 게이트 라인과 데이터 라인의 교차부와 TFT 및 스토리지 라인과 데이터 라인 상부에 ITO 금속막 패턴이 구비되기 때문에, 이러한 부분에서 ITO 에천트에 의해 데이터 라인, 소오스/드레인 전극 및 스토리지 전극이 손상되는 것을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 탑 ITO 구조를 갖는 TFT 어레이 기판의 요부 평면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 게이트 라인(22)과 스토리지 라인(24)은 절연성 기판, 예컨데, 유리기판(도시안됨) 상에 평행하게 배치되어 있고, 데이터 라인(26)은 상기 게이트 라인(22) 및 스토리지 라인(24)과 수직·교차되게 배치되어 있다. 스위칭소자인 TFT(30)는 게이트 라인(22)과 데이터 라인(26)의 교차부에는 구비되어 있다. 여기서, TFT(30)는 게이트 라인(22)의 일부분인 게이트 전극과, 그 상부에 배치되는 반도체층(25) 및 소오스/드레인 전극(27a, 27b)을 포함하여 이루어진다.
한편, 게이트 라인(22)과 데이터 라인(26) 사이에는 그들간의 전기적 절연을 위해 게이트 절연막(도시안됨)이 개재되어 있으며, 마찬가지로, 스토리지 라인(24)과 데이터 라인(26) 사이에도 게이트 절연막이 개재되어 있다. 또한, TFT(30)를 보호하기 위하여, 상기 TFT(30)가 구비된 유리기판의 전면 상에는 보호막(도시안됨)이 도포되어 있다.
ITO 금속막으로 이루어진 화소전극(28)은 게이트 라인(22)과 데이터 라인(26)에 의해 한정된 화소영역 상의 보호막 부분 상에 배치되어 있으며, 도시된 바와 같이, 화소전극(28)은 TFT(30)의 소오스 전극(27a)은 콘택되며, 이때, 화소전극(28)과 소오스 전극(27a)은 보호막에 구비된 콘택홀(도시안됨)을 콘택된다.
또한, TFT(30)의 소오스/드레인 전극(27a, 27b)을 덮고 있는 보호막 부분(도시안됨) 상에는 ITO 에천트에 의해 상기 소오스/드레인 전극(27a, 27b)이 손상되는 것을 방지하기 위하여, ITO 금속막 패턴(40a)이 구비된다. 여기서, 상기 ITO 금속막 패턴(40a)은 화소전극(28)을 형성하기 위한 ITO 금속막의 식각 공정시에 잔류시킨 것이다. 마찬가지로, 게이트 라인(22)과 교차되는 데이터 라인 부분(A) 및 스토리지 라인(24)과 교차되는 데이터 라인 부분(B) 상의 보호막 부분 상에도 ITO 금속막 패턴(40b, 40c)이 구비되어 있다.
상기와 같은 구조를 갖는 탑 ITO 구조의 티에프티 어레이 기판에서는, 화소전극을 형성하기 위한 ITO 금속막의 식각시에, 소오스/드레인 전극과 게이트 라인 및 스토리지 라인과 교차되는 데이터 라인 부분이 ITO 에천트에 의해 손상되는 것을 방지할 수 있다. 이것은, 보호막 형성 공정에서, 도 3에 도시된 바와 같이, 비록, 토폴로지가 상대적으로 큰 보호막(29) 부분에 핀홀(31)이 발생되었을지라도, 이러한 부분을 ITO 금속막(40)으로 블로킹시키기 때문이다.
다시말해서, 핀홀(31)이 발생될 수 있는 보호막(29) 부분 상에 증착된 ITO 금속막(40) 부분을 잔류시켜, 잔류된 ITO 금속막(40)이 ITO 에천트에 대하여 보호 기능을 수행토록 함으로써, 보호막(29)에 발생된 핀홀(31)을 통해 ITO 에천트가 소오스/드레인용 금속막(27)으로 침투되지 않도록 하기 때문이다.
도 4에서, 미설명된 도면부호 21은 유리기판, 22a는 게이트 전극, 23은 게이트 절연막, 25는 반도체층, 25a는 오믹층, 29는 보호막, 40은 ITO 금속막이다.
도 5는 본 발명의 다른 실시예에 따른 탑 ITO 구조의 TFT 어레이 기판의 요부 평면도로서, 이 실시예는 이전 실시예와 유사한 구조를 갖지만, 도시된 바와 같이, ITO 금속막 패턴(50)은 소오스/드레인 전극(27a, 27b)을 포함한 데이터 라인(26)의 전체 상부에 구비된다.
이 실시예는 이전 실시예와 동일한 효과를 얻을 수 있으며, 아울러, ITO 금속막의 식각 공정을 보다 용이하게 수행할 수 있다는 잇점을 얻는다.
이상에서와 같이, 본 발명은 화소전극을 형성하기 위한 ITO 금속막의 식각시에, 게이트 라인 및 스토리지 라인과 교차되는 데이터 라인 부분들과 TFT의소오스/드레인 전극과 같이, 상대적으로 토폴로지 차이가 큰 부분 상에 ITO 금속막을 잔류시킴으로써, ITO 에천트에 의해 소오스/드레인 전극 및 데이터 라인이 손상되는 것을 방지할 수 있다.
따라서, 소오스/드레인 전극을 포함하는 데이터 라인의 신뢰성을 향상시킬 수 있으며, 아울러, TFT 어레이 기판의 제조수율을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (2)

  1. 수 개의 게이트 라인들 및 스토리지 라인들이 절연성 기판 상에 번갈아 평행하게 배열되고, 수 개의 데이터 라인들이 상기 게이트 라인들 및 스토리지 라인들과 수직·교차되게 배열되며, 스위칭 소자인 박막 트랜지스터가 상기 게이트 라인과 데이터 라인의 교차부마다 구비되고, 보호막이 상기 결과물의 전체 상부에 도포되며, ITO 금속막으로 이루어진 화소전극이 상기 게이트 라인과 데이터 라인에 의해 한정된 화소영역에 도포된 보호막 부분 상에 배치되어 있는 탑 ITO 구조를 갖는 박막 트랜지스터 어레이 기판에 있어서,
    상기 게이트 라인과 데이터 라인의 교차부와 상기 박막 트랜지스터 및 상기 스토리지 라인과 데이터 라인의 교차부 상부의 보호막 부분 상에는 상기 부분들을 가리는 ITO 금속막 패턴이 구비되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서, 상기 ITO 금속막 패턴은 상기 소오스/드레인 전극을 포함한 상기 데이터 라인의 전체 상부에 구비된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
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