JPH07240461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07240461A JPH07240461A JP3068094A JP3068094A JPH07240461A JP H07240461 A JPH07240461 A JP H07240461A JP 3068094 A JP3068094 A JP 3068094A JP 3068094 A JP3068094 A JP 3068094A JP H07240461 A JPH07240461 A JP H07240461A
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- JP
- Japan
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- film
- contact hole
- insulating film
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Abstract
(57)【要約】
【目的】ゲート電極が、ポリサイド膜であるＭＯＳ型ト
ランジスタのゲート電極配線と上層配線とのコンタクト
抵抗の低減を行う。 【構成】ＭＯＳ型トランジスタの製造工程中のコンタク
ト孔開口後、５〜５０ｎｍの絶縁膜１０を全面に形成
し、ゲート電極上のコンタクト孔Ｃ２部の絶縁膜１０を
選択的に除去し、この後上層配線形成のための同一スパ
ッタ装置内で、Ａｒスパッタエッチングを行い、絶縁膜
１０の除去及びゲート電極上の自然酸化膜９を十分に除
去し、その後Ａｌ配線の形成を行うことによりゲート電
極上のコンタクト抵抗の増大を防ぐ。
ランジスタのゲート電極配線と上層配線とのコンタクト
抵抗の低減を行う。 【構成】ＭＯＳ型トランジスタの製造工程中のコンタク
ト孔開口後、５〜５０ｎｍの絶縁膜１０を全面に形成
し、ゲート電極上のコンタクト孔Ｃ２部の絶縁膜１０を
選択的に除去し、この後上層配線形成のための同一スパ
ッタ装置内で、Ａｒスパッタエッチングを行い、絶縁膜
１０の除去及びゲート電極上の自然酸化膜９を十分に除
去し、その後Ａｌ配線の形成を行うことによりゲート電
極上のコンタクト抵抗の増大を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にポリサイドゲート電極やポリサイド配線を有
する半導体装置の製造方法に関する。
関し、特にポリサイドゲート電極やポリサイド配線を有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】最近、ポリシリコン膜上にタングステン
シリサイド膜などの高融点金属シリサイド膜を設けたポ
リサイド膜がＭＯＳトランジスタのゲート電極、ゲート
電極配線などに使用されているが、第１層目のアルミニ
ウム系配線などの上層配線との接続部のコンタクト抵抗
にからんで次のような困難がある。
シリサイド膜などの高融点金属シリサイド膜を設けたポ
リサイド膜がＭＯＳトランジスタのゲート電極、ゲート
電極配線などに使用されているが、第１層目のアルミニ
ウム系配線などの上層配線との接続部のコンタクト抵抗
にからんで次のような困難がある。
【０００３】図３に示すように、例えばＰ型シリコン基
板１の表面にフィールド酸化膜２を形成して活性領域を
区画し、活性領域の表面にゲート酸化膜３を形成し、Ｎ
型のポリシリコン膜４およびタングステンシリサイド膜
５を順次に堆積しパターニングすることによりポリサイ
ド膜からなるゲート電極（図示しない）およびゲート電
極配線を形成する。すなわち、パターニングされたポリ
サイド膜はフィールド酸化膜２上から活性領域のゲート
酸化膜上にかけて延在するのが普通であり、フィールド
酸化膜上のものをゲート電極配線と呼びゲート酸化膜上
のものをゲート電極と呼ぶことにする。図３にはゲート
電極配線が示されている。イオン注入法を用いてゲート
電極と自己整合するＮ型拡散層６を活性領域に設けてＭ
ＯＳトランジスタを形成する。図３に示したＮ型拡散層
があるＭＯＳトランジスタのソース・ドレイン領域であ
るとき、図示したゲート電極配線（４，５）はＤＲＡＭ
におけるように、他のＭＯＳトランジスタのゲート電極
に連結したものであってもよい。その後、層間絶縁膜７
を堆積し、Ｎ型拡散層６に達する第１のコンタクト孔Ｃ
１およびゲート電極配線に達する第２のコンタクト孔Ｃ
２を形成する。次に、露出したＮ型拡散層６の表面およ
びタングステンシリサイド膜５の表面にそれぞれ形成さ
れた自然酸化膜を希フッ酸によって除去したのち上層配
線８−１，８−２を形成する。
板１の表面にフィールド酸化膜２を形成して活性領域を
区画し、活性領域の表面にゲート酸化膜３を形成し、Ｎ
型のポリシリコン膜４およびタングステンシリサイド膜
５を順次に堆積しパターニングすることによりポリサイ
ド膜からなるゲート電極（図示しない）およびゲート電
極配線を形成する。すなわち、パターニングされたポリ
サイド膜はフィールド酸化膜２上から活性領域のゲート
酸化膜上にかけて延在するのが普通であり、フィールド
酸化膜上のものをゲート電極配線と呼びゲート酸化膜上
のものをゲート電極と呼ぶことにする。図３にはゲート
電極配線が示されている。イオン注入法を用いてゲート
電極と自己整合するＮ型拡散層６を活性領域に設けてＭ
ＯＳトランジスタを形成する。図３に示したＮ型拡散層
があるＭＯＳトランジスタのソース・ドレイン領域であ
るとき、図示したゲート電極配線（４，５）はＤＲＡＭ
におけるように、他のＭＯＳトランジスタのゲート電極
に連結したものであってもよい。その後、層間絶縁膜７
を堆積し、Ｎ型拡散層６に達する第１のコンタクト孔Ｃ
１およびゲート電極配線に達する第２のコンタクト孔Ｃ
２を形成する。次に、露出したＮ型拡散層６の表面およ
びタングステンシリサイド膜５の表面にそれぞれ形成さ
れた自然酸化膜を希フッ酸によって除去したのち上層配
線８−１，８−２を形成する。
【０００４】希フッ酸によって自然酸化膜を除去してか
ら上層配線８−１，８−２を形成する迄の放置時間によ
ってコンタクト抵抗値が変化する。上層配線８−１，８
−２としてタングステンシリサイド膜（図示しない）を
厚さ１１０ｎｍ、Ａｌ−Ｓｉ合金膜を厚さ１．１μｍ順
次に堆積した場合のコンタクト抵抗値の変化率を図４に
示す。丸印はＮ型拡散層６とのコンタクト抵抗値の変化
率の例を、黒丸印は前述のポリサイド膜とのコンタクト
抵抗値の変化率の例をそれぞれ示す。ポリサイド膜との
コンタクト抵抗の変化は著しく、安定してコンタクト抵
抗値を低くするには放置時間を厳密に管理しなければな
らず実際的でない。
ら上層配線８−１，８−２を形成する迄の放置時間によ
ってコンタクト抵抗値が変化する。上層配線８−１，８
−２としてタングステンシリサイド膜（図示しない）を
厚さ１１０ｎｍ、Ａｌ−Ｓｉ合金膜を厚さ１．１μｍ順
次に堆積した場合のコンタクト抵抗値の変化率を図４に
示す。丸印はＮ型拡散層６とのコンタクト抵抗値の変化
率の例を、黒丸印は前述のポリサイド膜とのコンタクト
抵抗値の変化率の例をそれぞれ示す。ポリサイド膜との
コンタクト抵抗の変化は著しく、安定してコンタクト抵
抗値を低くするには放置時間を厳密に管理しなければな
らず実際的でない。
【０００５】自然酸化膜を除去する方法としては、特開
昭６１−２８９６４８号公報に開示されているように、
アルゴン・ガスを使用したスパッタエッチング（以下Ａ
ｒスパッタエッチングと記す）を使用することも考えら
れる。これは、下層Ａｌ配線上に生じた自然酸化膜をＡ
ｒスパッタリングで除去し、同一チャンバ内で上層Ａｌ
配線用のＡｌをスパッタする手法である。この手法を前
述の場合に適用すると、自然酸化膜の除去から上層配線
の形成迄に酸化性雰囲気にさらされないので放置時間と
ともにコンタクト抵抗値が変化する問題は生じない。し
かし、Ｎ型拡散層とのコンタクト部分の抵抗値が大きく
なるという弊害を伴なう。その理由の一つとして、Ａｒ
スパッタリングによりＮ型拡散層の表面部（不純物濃度
が高い）が削られることをあげることができる。
昭６１−２８９６４８号公報に開示されているように、
アルゴン・ガスを使用したスパッタエッチング（以下Ａ
ｒスパッタエッチングと記す）を使用することも考えら
れる。これは、下層Ａｌ配線上に生じた自然酸化膜をＡ
ｒスパッタリングで除去し、同一チャンバ内で上層Ａｌ
配線用のＡｌをスパッタする手法である。この手法を前
述の場合に適用すると、自然酸化膜の除去から上層配線
の形成迄に酸化性雰囲気にさらされないので放置時間と
ともにコンタクト抵抗値が変化する問題は生じない。し
かし、Ｎ型拡散層とのコンタクト部分の抵抗値が大きく
なるという弊害を伴なう。その理由の一つとして、Ａｒ
スパッタリングによりＮ型拡散層の表面部（不純物濃度
が高い）が削られることをあげることができる。
【０００６】
【発明が解決しようとする課題】前述したように、半導
体基板の表面部の不純物拡散層と半導体基板上の絶縁膜
を選択的に被覆するポリサイド膜とにそれぞれ接続する
導電膜（上層配線）を形成する場合、希フッ酸で自然酸
化膜を除去する手法ではポリサイド膜と導電膜とのコン
タクト抵抗値が放置時間によって著しく変化するという
問題点がある。また、自然酸化膜をＡｒスパッタエッチ
ングしたのち同一チャンバ内で導電膜を被着する手法で
は不純物拡散層とのコンタクト部の抵抗が大きくなって
しまうという問題点がある。この後者は、接合深さが浅
くなってきている現状では深刻な問題である。
体基板の表面部の不純物拡散層と半導体基板上の絶縁膜
を選択的に被覆するポリサイド膜とにそれぞれ接続する
導電膜（上層配線）を形成する場合、希フッ酸で自然酸
化膜を除去する手法ではポリサイド膜と導電膜とのコン
タクト抵抗値が放置時間によって著しく変化するという
問題点がある。また、自然酸化膜をＡｒスパッタエッチ
ングしたのち同一チャンバ内で導電膜を被着する手法で
は不純物拡散層とのコンタクト部の抵抗が大きくなって
しまうという問題点がある。この後者は、接合深さが浅
くなってきている現状では深刻な問題である。
【０００７】本発明の目的はポリサイド膜および不純物
拡散層とのコンタクト抵抗の双方を再現性よく低くでき
る半導体装置の製造方法を提供することにある。
拡散層とのコンタクト抵抗の双方を再現性よく低くでき
る半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、表面部に選択的に形成された不純物拡散層を
有する半導体基板上の第１の絶縁膜を選択的に被覆する
ポリサイド膜を形成する工程と、層間絶縁膜を全面に堆
積した後前記不純物拡散層に達する第１のコンタクト孔
および前記ポリサイド膜に達する第２のコンタクト孔を
形成する工程と、全面に第２の絶縁膜を堆積した後前記
第１のコンタクト孔とその近傍にはこれを残したまま前
記第２のコンタクト孔とその近傍の前記第２の絶縁膜を
除去する工程と、不活性ガスを使用したスパッタエッチ
ングにより前記第１のコンタクト孔部の前記第２の絶縁
膜および前記第２のコンタクト孔部の前記ポリサイド膜
の自然酸化膜を除去した後酸化性雰囲気にさらすことな
くスパッタリング法により導電膜を形成する工程とを有
するというものである。
造方法は、表面部に選択的に形成された不純物拡散層を
有する半導体基板上の第１の絶縁膜を選択的に被覆する
ポリサイド膜を形成する工程と、層間絶縁膜を全面に堆
積した後前記不純物拡散層に達する第１のコンタクト孔
および前記ポリサイド膜に達する第２のコンタクト孔を
形成する工程と、全面に第２の絶縁膜を堆積した後前記
第１のコンタクト孔とその近傍にはこれを残したまま前
記第２のコンタクト孔とその近傍の前記第２の絶縁膜を
除去する工程と、不活性ガスを使用したスパッタエッチ
ングにより前記第１のコンタクト孔部の前記第２の絶縁
膜および前記第２のコンタクト孔部の前記ポリサイド膜
の自然酸化膜を除去した後酸化性雰囲気にさらすことな
くスパッタリング法により導電膜を形成する工程とを有
するというものである。
【０００９】
【実施例】図１（ａ）に示すように、例えばＰ型シリコ
ン基板１の表面にフィールド酸化膜２（第１の絶縁膜）
を形成して活性領域を区画し、活性領域の表面にゲート
酸化膜３を形成し、厚さ１５０ｎｍのＮ型のポリシリコ
ン膜４および厚さ１５０ｎｍのタングステンシリサイド
膜５を順次に堆積しパターニングすることによりポリサ
イド膜からなるゲート電極（図示しない）およびゲート
電極配線を形成する。すなわち、パターニングされたポ
リサイド膜はフィールド酸化膜２上から活性領域のゲー
ト酸化膜上にかけて延在するのが普通であり、フィール
ド酸化膜上のものをゲート電極配線と呼びゲート酸化膜
上のものをゲート電極と呼ぶことにする。図１（ａ）に
はゲート電極配線が示されている。イオン注入法を用い
てゲート電極と自己整合するＮ型拡散層６を活性領域に
設けてＭＯＳトランジスタを形成する。図１（ａ）に示
したＮ型拡散層６があるＭＯＳトランジスタのソース・
ドレイン領域であるとき、図示したゲート電極配線
（４，５）は、ＤＲＡＭにおけるように、他のＭＯＳト
ランジスタのゲート電極に連結したものであってもよ
い。その後、層間絶縁膜７を堆積し、開口を設け、リフ
ローのための熱処理を行ない、Ｎ型拡散層６に達する第
１のコンタクト孔Ｃ１およびゲート電極配線に達する第
２のコンタクト孔Ｃ２を形成する。
ン基板１の表面にフィールド酸化膜２（第１の絶縁膜）
を形成して活性領域を区画し、活性領域の表面にゲート
酸化膜３を形成し、厚さ１５０ｎｍのＮ型のポリシリコ
ン膜４および厚さ１５０ｎｍのタングステンシリサイド
膜５を順次に堆積しパターニングすることによりポリサ
イド膜からなるゲート電極（図示しない）およびゲート
電極配線を形成する。すなわち、パターニングされたポ
リサイド膜はフィールド酸化膜２上から活性領域のゲー
ト酸化膜上にかけて延在するのが普通であり、フィール
ド酸化膜上のものをゲート電極配線と呼びゲート酸化膜
上のものをゲート電極と呼ぶことにする。図１（ａ）に
はゲート電極配線が示されている。イオン注入法を用い
てゲート電極と自己整合するＮ型拡散層６を活性領域に
設けてＭＯＳトランジスタを形成する。図１（ａ）に示
したＮ型拡散層６があるＭＯＳトランジスタのソース・
ドレイン領域であるとき、図示したゲート電極配線
（４，５）は、ＤＲＡＭにおけるように、他のＭＯＳト
ランジスタのゲート電極に連結したものであってもよ
い。その後、層間絶縁膜７を堆積し、開口を設け、リフ
ローのための熱処理を行ない、Ｎ型拡散層６に達する第
１のコンタクト孔Ｃ１およびゲート電極配線に達する第
２のコンタクト孔Ｃ２を形成する。
【００１０】次に、図１（ｂ）に示すように、全面に薄
い酸化シリコン膜１０（第２の絶縁膜）を例えばＣＶＤ
法により形成する。具体的な膜厚としては５〜５０ｎｍ
程度であり、また熱酸化法では第２のコンタクト孔Ｃ２
部のタングステンシリサイド膜５が酸化してしまうので
使用できない。ＣＶＤ法としては常圧ＣＶＤ法、減圧Ｃ
ＶＤ法、プラズマＣＶＤ法等があるが、余分な酸化をな
るべくさせないよう減圧下で行うのが望ましい。次に開
口１２のあるフォトレジスト膜１１をマスクとしてドラ
イエッチング技術を用いて第２のコンタクト孔Ｃ２とそ
の近傍の酸化シリコン膜１０を除去する。次に上層配線
形成のためのスパッタ装置内で、前処理としてＡｒスパ
ッタエッチングを行い、図１（ｃ）に示す第２のコンタ
クト孔Ｃ２部のタングステンシリサイド膜５の自然酸化
膜９を除去するとともに、Ｎ型拡散層６上の第１のコン
タクト孔Ｃ１部の酸化シリコン膜１０を完全に除去す
る。
い酸化シリコン膜１０（第２の絶縁膜）を例えばＣＶＤ
法により形成する。具体的な膜厚としては５〜５０ｎｍ
程度であり、また熱酸化法では第２のコンタクト孔Ｃ２
部のタングステンシリサイド膜５が酸化してしまうので
使用できない。ＣＶＤ法としては常圧ＣＶＤ法、減圧Ｃ
ＶＤ法、プラズマＣＶＤ法等があるが、余分な酸化をな
るべくさせないよう減圧下で行うのが望ましい。次に開
口１２のあるフォトレジスト膜１１をマスクとしてドラ
イエッチング技術を用いて第２のコンタクト孔Ｃ２とそ
の近傍の酸化シリコン膜１０を除去する。次に上層配線
形成のためのスパッタ装置内で、前処理としてＡｒスパ
ッタエッチングを行い、図１（ｃ）に示す第２のコンタ
クト孔Ｃ２部のタングステンシリサイド膜５の自然酸化
膜９を除去するとともに、Ｎ型拡散層６上の第１のコン
タクト孔Ｃ１部の酸化シリコン膜１０を完全に除去す
る。
【００１１】次に、大気等の酸化性雰囲気にさらすこと
なく（Ａｒスパッタエッチングを行なうチャンバ内、も
しくは適当な移送手段をもちいて真空を破ることなく別
のチャンバにウェーハを移して）導電膜をスパッタ法に
より形成し、パターニングして図２に示すように上層配
線８−１，８−２を形成する。導電膜としては、例えば
厚さ１１０ｎｍのタングステンシリサイド膜と厚さ１．
１μｍのＡｌ−Ｓｉ合金膜とを順次に堆積した２層膜や
厚さ３０ｎｍのＴｉ膜、厚さ１００ｎｍのＴｉ−Ｎ膜お
よび厚さ５５０ｎｍのＡｌ−Ｓｉ−Ｃｕ合金膜を順次に
堆積した３層膜などを用いればよい。
なく（Ａｒスパッタエッチングを行なうチャンバ内、も
しくは適当な移送手段をもちいて真空を破ることなく別
のチャンバにウェーハを移して）導電膜をスパッタ法に
より形成し、パターニングして図２に示すように上層配
線８−１，８−２を形成する。導電膜としては、例えば
厚さ１１０ｎｍのタングステンシリサイド膜と厚さ１．
１μｍのＡｌ−Ｓｉ合金膜とを順次に堆積した２層膜や
厚さ３０ｎｍのＴｉ膜、厚さ１００ｎｍのＴｉ−Ｎ膜お
よび厚さ５５０ｎｍのＡｌ−Ｓｉ−Ｃｕ合金膜を順次に
堆積した３層膜などを用いればよい。
【００１２】自然酸化膜９および酸化シリコン膜１０の
双方を除去するとき、タングステンシリサイド膜５が多
少ともエッチングされることがあっても差支えない。
双方を除去するとき、タングステンシリサイド膜５が多
少ともエッチングされることがあっても差支えない。
【００１３】Ｎ型拡散層６は予め酸化シリコン膜で覆わ
れているのでポリサイド膜の自然酸化膜を除去するため
のＡｒスパッタエッチングでＮ型拡散層６の表面部が除
去されるのを抑制することができる。従って、ポリサイ
ド膜とＮ型拡散層とのそれぞれのコンタクトをともに安
定して低抵抗にすることが可能となる。
れているのでポリサイド膜の自然酸化膜を除去するため
のＡｒスパッタエッチングでＮ型拡散層６の表面部が除
去されるのを抑制することができる。従って、ポリサイ
ド膜とＮ型拡散層とのそれぞれのコンタクトをともに安
定して低抵抗にすることが可能となる。
【００１４】
【発明の効果】以上説明したように本発明は、不純物拡
散層およびポリサイド膜にそれぞれ達する第１，第２の
コンタクト孔を形成したのち第２の絶縁膜を堆積し第２
のコンタクト孔とその近傍からこれを除去し、この後上
層配線形成のための同一スパッタ装置内で、Ａｒスパッ
タエッチングを行い、残された第２の絶縁膜の除去及び
ポリサイド膜上の自然酸化膜を十分に除去し、その後上
層配線用の導電膜を形成することによって第１，第２の
コンタクト孔形成から導電膜形成までの放置時間による
コンタクト抵抗値の変化を抑制し、かつポリサイド膜及
び不純物拡散層とのそれぞれのコンタクト抵抗のいずれ
も安定して低い値を実現することが可能となるという効
果を有している。
散層およびポリサイド膜にそれぞれ達する第１，第２の
コンタクト孔を形成したのち第２の絶縁膜を堆積し第２
のコンタクト孔とその近傍からこれを除去し、この後上
層配線形成のための同一スパッタ装置内で、Ａｒスパッ
タエッチングを行い、残された第２の絶縁膜の除去及び
ポリサイド膜上の自然酸化膜を十分に除去し、その後上
層配線用の導電膜を形成することによって第１，第２の
コンタクト孔形成から導電膜形成までの放置時間による
コンタクト抵抗値の変化を抑制し、かつポリサイド膜及
び不純物拡散層とのそれぞれのコンタクト抵抗のいずれ
も安定して低い値を実現することが可能となるという効
果を有している。
【図１】本発明の一実施例の説明のための（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図２】図１に対応する工程の次工程の説明のための断
面図である。
面図である。
【図３】従来例の説明のための断面図である。
【図４】従来技術の問題点の説明のためのグラフであ
る。
る。
【符号の説明】 １ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ポリシリコン膜 ５ タングステンシリサイド膜 ６ Ｎ型拡散層 ７ 層間絶縁膜 ８−１，８−２ 上層配線 ９ 自然酸化膜 １０ 酸化シリコン膜 １１ フォトレジスト膜 １２ 開口
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (3)
- 【請求項１】 表面部に選択的に形成された不純物拡散
層を有する半導体基板上の第１の絶縁膜を選択的に被覆
するポリサイド膜を形成する工程と、層間絶縁膜を全面
に堆積した後前記不純物拡散層に達する第１のコンタク
ト孔および前記ポリサイド膜に達する第２のコンタクト
孔を形成する工程と、全面に第２の絶縁膜を堆積した後
前記第１のコンタクト孔とその近傍にはこれを残したま
ま前記第２のコンタクト孔とその近傍の前記第２の絶縁
膜を除去する工程と、不活性ガスを使用したスパッタエ
ッチングにより前記第１のコンタクト孔部の前記第２の
絶縁膜および前記第２のコンタクト孔部の前記ポリサイ
ド膜の自然酸化膜を除去した後酸化性雰囲気にさらすこ
となくスパッタリング法により導電膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 ポリサイド膜がポリシリコン層とタング
ステンシリサイド層とからなり、第２の絶縁膜として厚
さ５〜５０ｎｍの酸化シリコン膜をＣＶＤ法で形成し、
不活性ガスがアルゴン・ガスである請求項１記載の半導
体装置の製造方法。 - 【請求項３】 タングステンシリサイド層とアルミニウ
ム系合金層を順次に堆積して導電膜を形成する請求項１
または２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068094A JP2747217B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068094A JP2747217B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240461A true JPH07240461A (ja) | 1995-09-12 |
| JP2747217B2 JP2747217B2 (ja) | 1998-05-06 |
Family
ID=12310419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068094A Expired - Lifetime JP2747217B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747217B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100278277B1 (ko) * | 1998-06-23 | 2001-02-01 | 김영환 | 실리사이드의콘택저항개선을위한반도체소자제조방법 |
| US10886390B2 (en) | 2018-08-30 | 2021-01-05 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device and semiconductor device |
-
1994
- 1994-02-28 JP JP3068094A patent/JP2747217B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100278277B1 (ko) * | 1998-06-23 | 2001-02-01 | 김영환 | 실리사이드의콘택저항개선을위한반도체소자제조방법 |
| US10886390B2 (en) | 2018-08-30 | 2021-01-05 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device and semiconductor device |
| US11569372B2 (en) | 2018-08-30 | 2023-01-31 | Fuji Electric Co., Ltd. | Semiconductor device |
| US12125901B2 (en) | 2018-08-30 | 2024-10-22 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2747217B2 (ja) | 1998-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980113 |