JPH06177072A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06177072A JPH06177072A JP4350207A JP35020792A JPH06177072A JP H06177072 A JPH06177072 A JP H06177072A JP 4350207 A JP4350207 A JP 4350207A JP 35020792 A JP35020792 A JP 35020792A JP H06177072 A JPH06177072 A JP H06177072A
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Abstract
(57)【要約】
【目的】 本発明の目的は、チタンシリサイドを有する
半導体装置の製造方法において、表面に付着した不純物
を洗浄除去してから熱処理を行なうことにより、素子の
信頼性を向上させ、また安価な窒素ガスによる熱処理を
可能とすることにより、コストを低減させた半導体装置
の製造方法を実現することにある。 【構成】 チタンシリサイド層１０５を有する半導体装
置の製造方法において、チタン層１０４上にシリコン層
１０６を形成する工程と、該シリコン層１０６表面を洗
浄する工程と、前記洗浄後に前記チタン層１０４をチタ
ンシリサイド１０５とする熱処理工程と、を含むことを
特徴とする半導体装置の製造方法であり、前記洗浄はフ
ッ酸を用いて行ない、前記熱処理は窒素ガスを用いて、
７００℃以上で行なうことを特徴とする半導体装置の製
造方法である。
半導体装置の製造方法において、表面に付着した不純物
を洗浄除去してから熱処理を行なうことにより、素子の
信頼性を向上させ、また安価な窒素ガスによる熱処理を
可能とすることにより、コストを低減させた半導体装置
の製造方法を実現することにある。 【構成】 チタンシリサイド層１０５を有する半導体装
置の製造方法において、チタン層１０４上にシリコン層
１０６を形成する工程と、該シリコン層１０６表面を洗
浄する工程と、前記洗浄後に前記チタン層１０４をチタ
ンシリサイド１０５とする熱処理工程と、を含むことを
特徴とする半導体装置の製造方法であり、前記洗浄はフ
ッ酸を用いて行ない、前記熱処理は窒素ガスを用いて、
７００℃以上で行なうことを特徴とする半導体装置の製
造方法である。
Description
【０００１】
【産業上の利用分野】本発明は、チタンシリサイドを有
する半導体装置の製造方法に関し、特にチタンシリサイ
ドによるポリサイド構造の形成方法に関するものであ
る。
する半導体装置の製造方法に関し、特にチタンシリサイ
ドによるポリサイド構造の形成方法に関するものであ
る。
【０００２】
【従来の技術】近年、半導体装置の微細化が年々進み、
ＭＯＳ型トランジスタ等のゲート長寸法も１μｍを下回
るものが市販されるに至っている。この微細化の傾向が
進むに従い、多結晶シリコンを使用するゲートの配線遅
延が問題になり、低抵抗のゲート材料が求められてき
た。
ＭＯＳ型トランジスタ等のゲート長寸法も１μｍを下回
るものが市販されるに至っている。この微細化の傾向が
進むに従い、多結晶シリコンを使用するゲートの配線遅
延が問題になり、低抵抗のゲート材料が求められてき
た。
【０００３】近年、この要請に答え、タングステンシリ
サイドやモリブデンシリサイドをゲート電極上部に配置
し、下部に多結晶シリコンを配置したポリサイド構造の
ものが開発されてきた。それぞれの、ゲート材料のシー
ト抵抗を比較すると多結晶シリコンが２０Ω／□、モリ
ブデンポリサイドで５Ω／□、タングステンポリサイド
で２Ω／□程度である。
サイドやモリブデンシリサイドをゲート電極上部に配置
し、下部に多結晶シリコンを配置したポリサイド構造の
ものが開発されてきた。それぞれの、ゲート材料のシー
ト抵抗を比較すると多結晶シリコンが２０Ω／□、モリ
ブデンポリサイドで５Ω／□、タングステンポリサイド
で２Ω／□程度である。
【０００４】実用化の面で、多結晶シリコンからモリブ
デンポリサイド、さらにタングステンポリサイドと進ん
できたが、これ以上の低抵抗材料の実用化は、あまり進
んでいない。
デンポリサイド、さらにタングステンポリサイドと進ん
できたが、これ以上の低抵抗材料の実用化は、あまり進
んでいない。
【０００５】このような中で、タングステンポリサイド
を上回る低抵抗材料としてチタンポリサイドが知られて
いる。これは、シート抵抗で０．５Ω／□〜１．０Ω／
□程度のものが期待でき、ポリサイド構造を持つゲート
材料の中で最も低い抵抗値になる。このチタンポリサイ
ドを形成するための従来の方法としては、合金法と呼ば
れる製造方法が用いられてきた。合金法の概念図を図５
に示す。
を上回る低抵抗材料としてチタンポリサイドが知られて
いる。これは、シート抵抗で０．５Ω／□〜１．０Ω／
□程度のものが期待でき、ポリサイド構造を持つゲート
材料の中で最も低い抵抗値になる。このチタンポリサイ
ドを形成するための従来の方法としては、合金法と呼ば
れる製造方法が用いられてきた。合金法の概念図を図５
に示す。
【０００６】まず、二酸化ケイ素など絶縁膜２０２上
に、多結晶シリコン２０３と純金属チタン２０４を堆積
させる。堆積方法は多結晶シリコン２０３が減圧ＣＶＤ
法、純金属チタン２０４がスパッタ法で形成されること
が一般的である（図５（ａ））。
に、多結晶シリコン２０３と純金属チタン２０４を堆積
させる。堆積方法は多結晶シリコン２０３が減圧ＣＶＤ
法、純金属チタン２０４がスパッタ法で形成されること
が一般的である（図５（ａ））。
【０００７】次にフォーミングガスなど、金属チタンに
対し不活性なガス中で、８００℃程度の熱処理を施し、
上部チタン２０４と下部シリコン２０３のシリサイド反
応を起こさせ、上部にチタンシリサイド２０５を形成す
る（図５（ｂ））。
対し不活性なガス中で、８００℃程度の熱処理を施し、
上部チタン２０４と下部シリコン２０３のシリサイド反
応を起こさせ、上部にチタンシリサイド２０５を形成す
る（図５（ｂ））。
【０００８】
【発明が解決しようとしている課題】上記方法で形成さ
れたチタンポリサイドは、極めて低い抵抗値を示すが、
半導体素子の製造工程に応用しようとすると、次の２つ
の重大な欠点を持っている。
れたチタンポリサイドは、極めて低い抵抗値を示すが、
半導体素子の製造工程に応用しようとすると、次の２つ
の重大な欠点を持っている。
【０００９】第１の欠点は、シリサイド化させる熱処理
の前の洗浄でフッ酸が使用できない点である。これは、
チタンがフッ酸に対し可溶で、瞬時に溶けてしまうから
である。シリサイド化の熱処理が８００℃前後と比較的
高温であるため、もしフッ酸洗浄ができないとすると、
表面に付着した不純物が、半導体基板に拡散し、素子を
破壊する可能性が高くなる。チタンシリサイドを上部に
持つポリサイドが実用化されない最大の理由がこの点に
ある。
の前の洗浄でフッ酸が使用できない点である。これは、
チタンがフッ酸に対し可溶で、瞬時に溶けてしまうから
である。シリサイド化の熱処理が８００℃前後と比較的
高温であるため、もしフッ酸洗浄ができないとすると、
表面に付着した不純物が、半導体基板に拡散し、素子を
破壊する可能性が高くなる。チタンシリサイドを上部に
持つポリサイドが実用化されない最大の理由がこの点に
ある。
【００１０】第２の欠点は、シリサイド化させる熱処理
にフォーミングガスなどの不活性ガスを使用しなければ
ならないことである。これはチタンが非常に活性な元素
のためで、微量の酸素で酸化してしまい、さらには窒素
で窒化してしまう。そのため、一般にはフォーミングガ
スを使用しているが、窒素と比較して、はるかに高価な
ガスで、製造原価を上昇させてしまう。これが、合金法
でチタンポリサイドを作成する、第２の欠点である。
にフォーミングガスなどの不活性ガスを使用しなければ
ならないことである。これはチタンが非常に活性な元素
のためで、微量の酸素で酸化してしまい、さらには窒素
で窒化してしまう。そのため、一般にはフォーミングガ
スを使用しているが、窒素と比較して、はるかに高価な
ガスで、製造原価を上昇させてしまう。これが、合金法
でチタンポリサイドを作成する、第２の欠点である。
【００１１】［発明の目的］本発明の目的は、チタンシ
リサイドを有する半導体装置の製造方法において、半導
体装置の表面に付着した不純物を洗浄除去してから熱処
理を行なうことにより、素子の信頼性を向上させ、また
安価な窒素ガスによる熱処理を可能とすることにより、
コストを低減させた半導体装置の製造方法を実現するこ
とにある。
リサイドを有する半導体装置の製造方法において、半導
体装置の表面に付着した不純物を洗浄除去してから熱処
理を行なうことにより、素子の信頼性を向上させ、また
安価な窒素ガスによる熱処理を可能とすることにより、
コストを低減させた半導体装置の製造方法を実現するこ
とにある。
【００１２】
【課題を解決するための手段】本発明は、上述した課題
を解決するための手段として、チタン層上にシリコン層
を形成する工程と、該シリコン層表面を洗浄する工程
と、前記洗浄後に前記チタン層をチタンシリサイドとす
る熱処理工程と、を含むことを特徴とする半導体装置の
製造方法を提供するものである。
を解決するための手段として、チタン層上にシリコン層
を形成する工程と、該シリコン層表面を洗浄する工程
と、前記洗浄後に前記チタン層をチタンシリサイドとす
る熱処理工程と、を含むことを特徴とする半導体装置の
製造方法を提供するものである。
【００１３】また、前記洗浄はフッ酸を用いることを特
徴とし、また、前記熱処理は、窒素ガスを用いることを
特徴とし、また、前記熱処理は、７００℃以上で行なう
ことを特徴とし、また、前記チタン層は、その上下をシ
リコン層によって挟まれる構造で形成され、前記熱処理
工程により上下両面からシリサイド化されることを特徴
とする半導体装置の製造方法により、上記課題を解決し
ようとするものである。
徴とし、また、前記熱処理は、窒素ガスを用いることを
特徴とし、また、前記熱処理は、７００℃以上で行なう
ことを特徴とし、また、前記チタン層は、その上下をシ
リコン層によって挟まれる構造で形成され、前記熱処理
工程により上下両面からシリサイド化されることを特徴
とする半導体装置の製造方法により、上記課題を解決し
ようとするものである。
【００１４】
【作用】本発明によれば、従来の合金法と異なり、多結
晶シリコンの上にチタンを堆積させ、さらにその上に、
スパッタなどでシリコンを堆積させ、熱処理前のチタン
表面をシリコンで覆うことにより、表面のフッ酸洗浄を
可能にし、かつ、金属チタンと外気との反応を阻止でき
るため、コストの高いフォーミングガス等の不活性ガス
を用いなくても、コストの安い窒素ガス等を用いて熱処
理を行なうことができる。
晶シリコンの上にチタンを堆積させ、さらにその上に、
スパッタなどでシリコンを堆積させ、熱処理前のチタン
表面をシリコンで覆うことにより、表面のフッ酸洗浄を
可能にし、かつ、金属チタンと外気との反応を阻止でき
るため、コストの高いフォーミングガス等の不活性ガス
を用いなくても、コストの安い窒素ガス等を用いて熱処
理を行なうことができる。
【００１５】また、チタン層の上下をシリコン層で挟む
ことにより、熱処理中のチタンのシリサイド化反応を上
下両方向にすることができ、より均一なチタンシリサイ
ド層を短時間で得ることができる。
ことにより、熱処理中のチタンのシリサイド化反応を上
下両方向にすることができ、より均一なチタンシリサイ
ド層を短時間で得ることができる。
【００１６】
［実施例１］図１は本発明の特徴を最もよく表わす図面
であり、同図に於いて１０１は半導体基板、１０２は二
酸化ケイ素などの絶縁膜、１０３は多結晶シリコン、１
０４は純金属チタン、１０５は熱処理後に形成されたチ
タンシリサイド、１０６はスパッタなどで堆積されたシ
リコンである。図１（ａ）は、熱処理前の状態で、シリ
コン、チタン、シリコンの順で堆積させた直後のもので
ある。図１（ｂ）は熱処理後の状態で、多結晶シリコン
１０３及びシリコン膜１０６はチタン１０４との反応で
薄くなっており、チタン１０４自体は反応により消滅す
る。シリサイド化反応の結果、チタンシリサイド１０５
が中間に形成される。
であり、同図に於いて１０１は半導体基板、１０２は二
酸化ケイ素などの絶縁膜、１０３は多結晶シリコン、１
０４は純金属チタン、１０５は熱処理後に形成されたチ
タンシリサイド、１０６はスパッタなどで堆積されたシ
リコンである。図１（ａ）は、熱処理前の状態で、シリ
コン、チタン、シリコンの順で堆積させた直後のもので
ある。図１（ｂ）は熱処理後の状態で、多結晶シリコン
１０３及びシリコン膜１０６はチタン１０４との反応で
薄くなっており、チタン１０４自体は反応により消滅す
る。シリサイド化反応の結果、チタンシリサイド１０５
が中間に形成される。
【００１７】以下、本発明の実施例を図面を用いて詳細
に説明する。
に説明する。
【００１８】図２，図３は、本発明を利用した電界効果
トランジスタの製作工程の途中を示す模式図である。
トランジスタの製作工程の途中を示す模式図である。
【００１９】まず、公知の技術である選択酸化法によ
り、非素子域に８０００Åの熱酸化膜、素子域に３００
Åの熱酸化膜３０２をシリコン基板３０１表面に形成す
る。実施例では、Ｎチャネル型のＭＯＳトランジスタを
作製するため、基板３０１はＰ型基板を用いたが、Ｐチ
ャネル型のＭＯＳトランジスタを作製する場合はｎ型基
板を用いればよい。なお、８０００Åのフィールド酸化
膜３０２の下には、４×１０13ドーズ／cm2 のホウ素を
チャネルストップとして、イオン注入している（以上図
２（ａ））。
り、非素子域に８０００Åの熱酸化膜、素子域に３００
Åの熱酸化膜３０２をシリコン基板３０１表面に形成す
る。実施例では、Ｎチャネル型のＭＯＳトランジスタを
作製するため、基板３０１はＰ型基板を用いたが、Ｐチ
ャネル型のＭＯＳトランジスタを作製する場合はｎ型基
板を用いればよい。なお、８０００Åのフィールド酸化
膜３０２の下には、４×１０13ドーズ／cm2 のホウ素を
チャネルストップとして、イオン注入している（以上図
２（ａ））。
【００２０】次に、図２（ｂ）〜（ｄ），図３（ｅ）〜
（ｇ）までが本発明の特徴的な工程になるが、第一段階
として、多結晶シリコンを減圧ＣＶＤ法により２５００
Å堆積させた。ガスはＳｉＨ4 を用い、堆積温度は６２
０℃である（図２（ｂ））。
（ｇ）までが本発明の特徴的な工程になるが、第一段階
として、多結晶シリコンを減圧ＣＶＤ法により２５００
Å堆積させた。ガスはＳｉＨ4 を用い、堆積温度は６２
０℃である（図２（ｂ））。
【００２１】次に、図２（ｂ）の状態にあるシリコン基
板を、真空槽で継れた、図４のような、スパッタ装置の
中に入れる。まず、ゲートバルブ４０８を開け、ロード
ロック室４０１に、基板を入れる。そして、ロードロッ
ク室を排気し、ゲートバルブ４０９を開け、搬送室４０
２に基板を搬送する。
板を、真空槽で継れた、図４のような、スパッタ装置の
中に入れる。まず、ゲートバルブ４０８を開け、ロード
ロック室４０１に、基板を入れる。そして、ロードロッ
ク室を排気し、ゲートバルブ４０９を開け、搬送室４０
２に基板を搬送する。
【００２２】次に、ゲートバルブ４１０を開け、第１ス
パッタ室４０３にウエハを搬送し、ゲートバルブ４１０
を閉じる。第１スパッタ室には、純金属チタンターゲッ
トが、基板に対向して配置されている。この状態でチタ
ンのスパッタを行う。ガスはアルゴンを用い２５ＳＣＣ
Ｍ流し、基板温度は２００℃に設定した。また電極への
ＤＣパワーは１ｋＷである。１分８秒のスパッタで約１
０００Åのチタンが堆積される（図２（ｃ））。
パッタ室４０３にウエハを搬送し、ゲートバルブ４１０
を閉じる。第１スパッタ室には、純金属チタンターゲッ
トが、基板に対向して配置されている。この状態でチタ
ンのスパッタを行う。ガスはアルゴンを用い２５ＳＣＣ
Ｍ流し、基板温度は２００℃に設定した。また電極への
ＤＣパワーは１ｋＷである。１分８秒のスパッタで約１
０００Åのチタンが堆積される（図２（ｃ））。
【００２３】次に、図４で示した装置のゲートバルブ４
１０を開け、１度搬送室４０２に基板をもどす。次にゲ
ートバルブ４１０を閉じゲートバルブ４１１を開け、第
２スパッタ室４０４に基板を搬送し、ゲートバルブ４１
１を閉じる。第２スパッタ室にはシリコンターゲットが
基板に対向して配置されている。この状態でシリコンの
スパッタを行う。ガスはアルゴンを用い、３０ＳＣＣＭ
流し、基板温度は１５０℃に設定した。また電極へのＲ
Ｆパワーは１ｋＷである。実施例ではＲＦスパッタを行
ったが、シリコンターゲットに、ボロンまたはリンをド
ープすればＤＣスパッタでもよい。３分３０秒のスパッ
タで１５００Åのシリコン３０６が堆積される（図２
（ｄ））。
１０を開け、１度搬送室４０２に基板をもどす。次にゲ
ートバルブ４１０を閉じゲートバルブ４１１を開け、第
２スパッタ室４０４に基板を搬送し、ゲートバルブ４１
１を閉じる。第２スパッタ室にはシリコンターゲットが
基板に対向して配置されている。この状態でシリコンの
スパッタを行う。ガスはアルゴンを用い、３０ＳＣＣＭ
流し、基板温度は１５０℃に設定した。また電極へのＲ
Ｆパワーは１ｋＷである。実施例ではＲＦスパッタを行
ったが、シリコンターゲットに、ボロンまたはリンをド
ープすればＤＣスパッタでもよい。３分３０秒のスパッ
タで１５００Åのシリコン３０６が堆積される（図２
（ｄ））。
【００２４】この後、図４で示した装置のゲートバルブ
４１１を開け搬送室４０２に基板をもどす。ゲートバル
ブ４１１を閉じ、ゲートバルブ４０９を開け、ロードロ
ック室４０１に基板をもどす。ゲートバルブ４０９を閉
じ、ここで、はじめて大気にもどす。ゲートバルブ４０
８を開け、外に基板を取り出す。基板は図２（ｂ）の状
態から図２（ｄ）の状態まで真空中にあるので、チタン
層３０４が大気に晒されることはない。
４１１を開け搬送室４０２に基板をもどす。ゲートバル
ブ４１１を閉じ、ゲートバルブ４０９を開け、ロードロ
ック室４０１に基板をもどす。ゲートバルブ４０９を閉
じ、ここで、はじめて大気にもどす。ゲートバルブ４０
８を開け、外に基板を取り出す。基板は図２（ｂ）の状
態から図２（ｄ）の状態まで真空中にあるので、チタン
層３０４が大気に晒されることはない。
【００２５】図２（ｄ）の状態で、フッ酸含有量２．５
％の溶液中で４０秒の洗浄を行い、窒素雰囲気中で熱処
理を行った。熱処理温度は８００℃で、３０分の処理を
行っている。この熱処理で、チタンのシリサイド反応が
進み、チタン層３０４が消滅し、チタンシリサイド層３
０５が、中間に２４００Å程度形成される（図３
（ｅ））。熱処理が７００℃以下では、ＴｉＳｉ2 より
ＴｉＳｉになり、抵抗が高くなってしまうので８００℃
を選んだ。熱処理前のフッ酸洗浄は、本実施例では２．
５％のもので行ったが、含有量１０％の溶液でも、表面
が溶解しないことは確認できている。また、窒素雰囲気
中での熱処理でも通常の反応炉を使用しており酸化防止
のための特別な装置改造は不必要である。
％の溶液中で４０秒の洗浄を行い、窒素雰囲気中で熱処
理を行った。熱処理温度は８００℃で、３０分の処理を
行っている。この熱処理で、チタンのシリサイド反応が
進み、チタン層３０４が消滅し、チタンシリサイド層３
０５が、中間に２４００Å程度形成される（図３
（ｅ））。熱処理が７００℃以下では、ＴｉＳｉ2 より
ＴｉＳｉになり、抵抗が高くなってしまうので８００℃
を選んだ。熱処理前のフッ酸洗浄は、本実施例では２．
５％のもので行ったが、含有量１０％の溶液でも、表面
が溶解しないことは確認できている。また、窒素雰囲気
中での熱処理でも通常の反応炉を使用しており酸化防止
のための特別な装置改造は不必要である。
【００２６】次に、フォトリソグラフィー技術により、
所定のゲート電極形状に堆積膜を加工する。エッチング
はＣｌ2 ＋ＳＦ6 系にて行い、圧力は６ｐａ、ＲＦパワ
ーは４０Ｗに設定した。ドライエッチング装置は、リア
クティブイオンエッチング方式のものを使用している。
エッチングはスパッタシリコン残存膜３０６、チタンシ
リサイド３０５、多結晶シリコン３０３の３層同時に行
い、ゲート酸化膜及びフィールド酸化膜３０２は残す
（図３（ｆ））。
所定のゲート電極形状に堆積膜を加工する。エッチング
はＣｌ2 ＋ＳＦ6 系にて行い、圧力は６ｐａ、ＲＦパワ
ーは４０Ｗに設定した。ドライエッチング装置は、リア
クティブイオンエッチング方式のものを使用している。
エッチングはスパッタシリコン残存膜３０６、チタンシ
リサイド３０５、多結晶シリコン３０３の３層同時に行
い、ゲート酸化膜及びフィールド酸化膜３０２は残す
（図３（ｆ））。
【００２７】次に、ゲート電極の表面を熱酸化膜で覆
う。通常のドライ酸化でＳｉＯ2 を形成するが、ゲート
電極の上面は、スパッタシリコンの残存層３０６が有
り、シリコンの単純な熱酸化反応が起こり、ＳｉＯ2 が
形成される。チタンシリサイド層３０５の側面は、下部
多結晶シリコン層３０３からシリコンが供給され、やは
り、ＳｉＯ2 が形成される。また下部多結晶シリコン層
３０３の側面は、単純に熱酸化反応が起こり、ＳｉＯ2
が形成される。結局、ゲート電極の外周は全てシリコン
熱酸化膜で覆れることになる（図３（ｇ））。
う。通常のドライ酸化でＳｉＯ2 を形成するが、ゲート
電極の上面は、スパッタシリコンの残存層３０６が有
り、シリコンの単純な熱酸化反応が起こり、ＳｉＯ2 が
形成される。チタンシリサイド層３０５の側面は、下部
多結晶シリコン層３０３からシリコンが供給され、やは
り、ＳｉＯ2 が形成される。また下部多結晶シリコン層
３０３の側面は、単純に熱酸化反応が起こり、ＳｉＯ2
が形成される。結局、ゲート電極の外周は全てシリコン
熱酸化膜で覆れることになる（図３（ｇ））。
【００２８】なお、この熱酸化の前洗浄は、チタンシリ
サイド層の側面が、やや溶解するが、ＳｉＯ2 同様、
２．５％フッ酸で１５０Å／ｍｉｎ程度のエッチングレ
ートなので、素子製作上に問題は無い。
サイド層の側面が、やや溶解するが、ＳｉＯ2 同様、
２．５％フッ酸で１５０Å／ｍｉｎ程度のエッチングレ
ートなので、素子製作上に問題は無い。
【００２９】以下、公知の技術であるイオンインプラン
テーション法などを用い電界効果形トランジスタを試作
した。多結晶シリコン層３０３とチタンシリサイド層３
０５を合わせたポリサイド構造で、シート抵抗０．７Ω
／□が得られている。通常の多結晶シリコンで２０Ω／
□、タングステンポリサイドで２〜５Ω／□なので、前
者と比較して約１／３０、後者との比較で１／５〜１／
３の低抵抗特性が得られている。
テーション法などを用い電界効果形トランジスタを試作
した。多結晶シリコン層３０３とチタンシリサイド層３
０５を合わせたポリサイド構造で、シート抵抗０．７Ω
／□が得られている。通常の多結晶シリコンで２０Ω／
□、タングステンポリサイドで２〜５Ω／□なので、前
者と比較して約１／３０、後者との比較で１／５〜１／
３の低抵抗特性が得られている。
【００３０】［実施例２］前記実施例は、電界効果型ト
ランジスタのゲート電極への応用例を示したが、本発明
は単純な配線部分にも転用できる。特にメモリーのビッ
ト線等に有効である。
ランジスタのゲート電極への応用例を示したが、本発明
は単純な配線部分にも転用できる。特にメモリーのビッ
ト線等に有効である。
【００３１】［実施例３］また他の実施例としては、バ
イポーラトランジスタのエミッタやベース電極の引き出
し線にも応用できる。
イポーラトランジスタのエミッタやベース電極の引き出
し線にも応用できる。
【００３２】実施例２や３の場合、最下層に多結晶シリ
コンを堆積させておく必要は無く、基板とのコンタクト
部では基板の上にチタン、その上にスパッタシリコンと
いう構造でよい。
コンを堆積させておく必要は無く、基板とのコンタクト
部では基板の上にチタン、その上にスパッタシリコンと
いう構造でよい。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
熱処理前のチタン表面をシリコンで覆うことにより、表
面のフッ酸洗浄が可能になるため、熱処理後の素子の品
質を向上させることができる。
熱処理前のチタン表面をシリコンで覆うことにより、表
面のフッ酸洗浄が可能になるため、熱処理後の素子の品
質を向上させることができる。
【００３４】また、金属チタンと外気との反応を阻止で
きるため、高価なフォーミングガス等の不活性ガスを用
いなくても、安価な窒素ガス等を用いて熱処理を行なう
ことができ、これによりコストダウンすることができ
る。
きるため、高価なフォーミングガス等の不活性ガスを用
いなくても、安価な窒素ガス等を用いて熱処理を行なう
ことができ、これによりコストダウンすることができ
る。
【００３５】また、チタン層の上下をシリコン層で挟む
ことにより、熱処理中のチタンのシリサイド化反応を上
下両方向にすることができ、より均一なチタンシリサイ
ド層を短時間で得ることができる。
ことにより、熱処理中のチタンのシリサイド化反応を上
下両方向にすることができ、より均一なチタンシリサイ
ド層を短時間で得ることができる。
【図１】本発明を最もよく表わしたもので、半導体装置
のシリサイド反応の前後の状態を示す模式的断面図であ
る。
のシリサイド反応の前後の状態を示す模式的断面図であ
る。
【図２】本発明の実施例のＭＯＳトランジスタ製作の途
中工程断面図である。
中工程断面図である。
【図３】本発明の実施例のＭＯＳトランジスタ製作の途
中工程断面図である。
中工程断面図である。
【図４】本発明の実施例で使用したスパッタ装置の模式
的構成図である。
的構成図である。
【図５】従来例のチタン合金法による、チタンシリサイ
ド形成方法を示す半導体装置の模式的工程断面図であ
る。
ド形成方法を示す半導体装置の模式的工程断面図であ
る。
１０１，２０１，３０１ シリコン等半導体基板 １０２，２０２，３０２ 二酸化ケイ素 １０３，２０３，３０３ 多結晶シリコン １０４，２０４，３０４ 純金属チタン １０５，２０５，３０５ チタンシリサイド １０６，３０６ スパッタ等で堆積させたシリコン ４０１ ロードロック室 ４０２ 搬送室 ４０３ 第１スパッタ室 ４０４ 第２スパッタ室 ４０６ チタンターゲット ４０７ シリコンターゲット ４０８，４０９，４１０，４１１ ゲートバルブ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｚ 8617−4Ｍ 21/3205 21/336 29/784
Claims (5)
- 【請求項１】 チタンシリサイド層を有する半導体装置
の製造方法において、 チタン層上にシリコン層を形成する工程と、該シリコン
層表面を洗浄する工程と、前記洗浄後に前記チタン層を
チタンシリサイドとする熱処理工程と、を含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記洗浄は、フッ酸を用いて行なうこと
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記熱処理は、窒素ガスを用いることを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記熱処理は、７００℃以上で行なうこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項５】 前記チタン層は、その上下をシリコン層
によって挟まれる構造で形成され、前記熱処理工程によ
り上下両面からチタンシリサイドとされることを特徴と
する請求項１に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4350207A JP3067433B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体装置の製造方法 |
| US08/160,141 US5534453A (en) | 1992-12-04 | 1993-12-02 | Method of manufacturing titanium silicide containing semiconductors |
| DE69323835T DE69323835T2 (de) | 1992-12-04 | 1993-12-03 | Herstellungsverfahren einer eine Titansilizidschicht enthaltenden Halbleitervorrichtung |
| EP93119526A EP0600505B1 (en) | 1992-12-04 | 1993-12-03 | Method of manufacturing a semiconductor device comprising a titanium silicide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4350207A JP3067433B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177072A true JPH06177072A (ja) | 1994-06-24 |
| JP3067433B2 JP3067433B2 (ja) | 2000-07-17 |
Family
ID=18408945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4350207A Expired - Fee Related JP3067433B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5534453A (ja) |
| EP (1) | EP0600505B1 (ja) |
| JP (1) | JP3067433B2 (ja) |
| DE (1) | DE69323835T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR101827549B1 (ko) * | 2011-01-03 | 2018-03-23 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4873204A (en) * | 1984-06-15 | 1989-10-10 | Hewlett-Packard Company | Method for making silicide interconnection structures for integrated circuit devices |
| FR2578272B1 (fr) * | 1985-03-01 | 1987-05-22 | Centre Nat Rech Scient | Procede de formation sur un substrat d'une couche de siliciure de tungstene, utilisable notamment pour la realisation de couches d'interconnexion des circuits integres. |
| US4814294A (en) * | 1987-07-30 | 1989-03-21 | Allied-Signal Inc. | Method of growing cobalt silicide films by chemical vapor deposition |
| JPH03155641A (ja) * | 1989-11-14 | 1991-07-03 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
| NL8903158A (nl) * | 1989-12-27 | 1991-07-16 | Philips Nv | Werkwijze voor het contacteren van silicidesporen. |
| US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
| US5173450A (en) * | 1991-12-30 | 1992-12-22 | Texas Instruments Incorporated | Titanium silicide local interconnect process |
-
1992
- 1992-12-04 JP JP4350207A patent/JP3067433B2/ja not_active Expired - Fee Related
-
1993
- 1993-12-02 US US08/160,141 patent/US5534453A/en not_active Expired - Fee Related
- 1993-12-03 EP EP93119526A patent/EP0600505B1/en not_active Expired - Lifetime
- 1993-12-03 DE DE69323835T patent/DE69323835T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69323835T2 (de) | 1999-09-16 |
| JP3067433B2 (ja) | 2000-07-17 |
| EP0600505A1 (en) | 1994-06-08 |
| US5534453A (en) | 1996-07-09 |
| DE69323835D1 (de) | 1999-04-15 |
| EP0600505B1 (en) | 1999-03-10 |
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