JPH07122744A - 金属シリサイド配線層を有するｍｏｓ型半導体装置の製造方法 - Google Patents
金属シリサイド配線層を有するｍｏｓ型半導体装置の製造方法Info
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- JPH07122744A JPH07122744A JP27031693A JP27031693A JPH07122744A JP H07122744 A JPH07122744 A JP H07122744A JP 27031693 A JP27031693 A JP 27031693A JP 27031693 A JP27031693 A JP 27031693A JP H07122744 A JPH07122744 A JP H07122744A
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Abstract
(57)【要約】
【目的】 製造工程が簡易であって、チタン珪化物等の
特性を損なうことなく、金属シリサイド配線層を有する
ＭＯＳ型半導体装置の製造方法を提供することを目的と
するものである。 【構成】 ＭＯＳ型半導体装置のソース・ドレイン領域
及びゲート電極の表面にチタン膜６０等の高融点金属層
と、チタン窒化膜６１等の高融点金属窒化膜と、熱処理
による高融点珪化物を真空状態を保持した状態で連続的
に形成し、その後、シリコン酸化膜６３を形成してコン
タクトホール６４を形成し、全面にアルミニウム膜を蒸
着して、アルミニウム配線６５，６６を形成する。
特性を損なうことなく、金属シリサイド配線層を有する
ＭＯＳ型半導体装置の製造方法を提供することを目的と
するものである。 【構成】 ＭＯＳ型半導体装置のソース・ドレイン領域
及びゲート電極の表面にチタン膜６０等の高融点金属層
と、チタン窒化膜６１等の高融点金属窒化膜と、熱処理
による高融点珪化物を真空状態を保持した状態で連続的
に形成し、その後、シリコン酸化膜６３を形成してコン
タクトホール６４を形成し、全面にアルミニウム膜を蒸
着して、アルミニウム配線６５，６６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置の
製造方法に関し、殊に、トランジスタの電極領域に金属
シリサイド配線層を有するＭＯＳ型半導体装置の製造方
法に係るものである。
製造方法に関し、殊に、トランジスタの電極領域に金属
シリサイド配線層を有するＭＯＳ型半導体装置の製造方
法に係るものである。
【０００２】
【従来の技術】従来、ＭＯＳ型半導体装置のゲート電極
やソース、ドレイン領域（以下、特に両者を区別しない
限りＳ／Ｄ領域を言う）に金属シリサイド配線層を有す
るＭＯＳ型半導体装置の製造方法の一例としては、例え
ば、特公平５−３７５０号公報に記載されている。以
下、従来のＭＯＳ型半導体装置について、ｐ型シリコン
基板にｎチャネルＭＯＳトランジスタの製造方法を示す
図４（ａ）〜（ｅ）を参照して説明する。先ず、シリコ
ン基板２１内にｐ- 型のフィールド反転防止層２２及び
その上にフィールド酸化膜２３を形成して表面が島状の
シリコン基板１を形成する（図４（ａ））。次に、熱酸
化処理を施してフィールド線化膜２３で分離された島状
のシリコン基板２１の素子領域表面に熱酸化膜２４を形
成する。更に、その上の全面にリン拡散を利用して低抵
抗のｎ型多結晶シリコン膜を形成する。このｎ型多結晶
シリコン膜をフォトエッチング技術によりパターニング
してゲート電極２５を形成する。その後、前記フィール
ド酸化膜２３及びゲート電極２５をマスクとしてｎ型不
純物、例えば砒素を基板にイオン注入して活性化して、
ｎ+ 型のＳ／Ｄ領域２６，２７を形成する（図４
（ｂ））。
やソース、ドレイン領域（以下、特に両者を区別しない
限りＳ／Ｄ領域を言う）に金属シリサイド配線層を有す
るＭＯＳ型半導体装置の製造方法の一例としては、例え
ば、特公平５−３７５０号公報に記載されている。以
下、従来のＭＯＳ型半導体装置について、ｐ型シリコン
基板にｎチャネルＭＯＳトランジスタの製造方法を示す
図４（ａ）〜（ｅ）を参照して説明する。先ず、シリコ
ン基板２１内にｐ- 型のフィールド反転防止層２２及び
その上にフィールド酸化膜２３を形成して表面が島状の
シリコン基板１を形成する（図４（ａ））。次に、熱酸
化処理を施してフィールド線化膜２３で分離された島状
のシリコン基板２１の素子領域表面に熱酸化膜２４を形
成する。更に、その上の全面にリン拡散を利用して低抵
抗のｎ型多結晶シリコン膜を形成する。このｎ型多結晶
シリコン膜をフォトエッチング技術によりパターニング
してゲート電極２５を形成する。その後、前記フィール
ド酸化膜２３及びゲート電極２５をマスクとしてｎ型不
純物、例えば砒素を基板にイオン注入して活性化して、
ｎ+ 型のＳ／Ｄ領域２６，２７を形成する（図４
（ｂ））。
【０００３】次いで、全面にＣＶＤ法によりシリコン酸
化膜を堆積し、反応性イオンエッチング法によってこの
シリコン酸化膜の膜厚程度の全面エッチングを行い、ゲ
ート電極２５の側面にシリコン酸化物の壁体２８を残存
させる。更に、熱酸化膜２４を選択的にエッチングして
ゲート酸化膜２９を形成するとともに、Ｓ／Ｄ領域２
６，２７を露出させる（図４（ｃ））。次に、全面にス
パッタリング法により厚さ５００〜６００Åの高融点金
属膜、例えば、チタン膜３０を堆積した後、基板２１を
３００℃程度に加熱しながら、全面にプラズマＣＶＤ法
によりシリコン酸化膜又はシリコン窒化膜３１を堆積す
る（図４（ｄ））。
化膜を堆積し、反応性イオンエッチング法によってこの
シリコン酸化膜の膜厚程度の全面エッチングを行い、ゲ
ート電極２５の側面にシリコン酸化物の壁体２８を残存
させる。更に、熱酸化膜２４を選択的にエッチングして
ゲート酸化膜２９を形成するとともに、Ｓ／Ｄ領域２
６，２７を露出させる（図４（ｃ））。次に、全面にス
パッタリング法により厚さ５００〜６００Åの高融点金
属膜、例えば、チタン膜３０を堆積した後、基板２１を
３００℃程度に加熱しながら、全面にプラズマＣＶＤ法
によりシリコン酸化膜又はシリコン窒化膜３１を堆積す
る（図４（ｄ））。
【０００４】次いで、窒素雰囲気下で８００℃、３０分
間の熱処理を行い、チタン膜３０とゲート電極２５の多
結晶シリコン膜及びＳ／Ｄ領域２６，２７のシリコンと
が反応してチタン珪化物３２1 〜３２3 を形成する。続
いて、シリコン酸化膜又はシリコン窒化膜３１を除去し
た後、アンモニア、過酸化水素水及び水の混合液により
未反応チタン膜３０を除去する。その後、全面に層間絶
縁膜としてＣＶＤ法によりシリコン酸化膜３３を堆積す
る。更に、フォトエッチング技術によりＳ／Ｄ領域２
６，２７の一部に対応するシリコン酸化膜３３にコンタ
クトホール３４を開孔した後、全面にアルミニウム膜を
蒸着し、パターニングにより前記Ｓ／Ｄ領域２６，２７
とコンタクトホール３４を通して製造されたアルミニウ
ム配線３５，３６を形成してｎチャネルＭＯＳトランジ
スタを製造する（図４（ｅ））。以上の製造工程におい
て、シリコン酸化膜又はシリコン窒化膜３１は、その下
層の高融点金属膜３０を反応雰囲気から保護する役割を
果たし、チタン珪化物３２1 〜３２3 の特性の低下、特
に面抵抗のばらつきを防止することができる。
間の熱処理を行い、チタン膜３０とゲート電極２５の多
結晶シリコン膜及びＳ／Ｄ領域２６，２７のシリコンと
が反応してチタン珪化物３２1 〜３２3 を形成する。続
いて、シリコン酸化膜又はシリコン窒化膜３１を除去し
た後、アンモニア、過酸化水素水及び水の混合液により
未反応チタン膜３０を除去する。その後、全面に層間絶
縁膜としてＣＶＤ法によりシリコン酸化膜３３を堆積す
る。更に、フォトエッチング技術によりＳ／Ｄ領域２
６，２７の一部に対応するシリコン酸化膜３３にコンタ
クトホール３４を開孔した後、全面にアルミニウム膜を
蒸着し、パターニングにより前記Ｓ／Ｄ領域２６，２７
とコンタクトホール３４を通して製造されたアルミニウ
ム配線３５，３６を形成してｎチャネルＭＯＳトランジ
スタを製造する（図４（ｅ））。以上の製造工程におい
て、シリコン酸化膜又はシリコン窒化膜３１は、その下
層の高融点金属膜３０を反応雰囲気から保護する役割を
果たし、チタン珪化物３２1 〜３２3 の特性の低下、特
に面抵抗のばらつきを防止することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
金属シリサイド配線層を有するＭＯＳ型半導体装置に
は、次のような問題点がある。第１に、保護膜としての
シリコン酸化膜又はシリコン窒化膜３１は、未反応のチ
タン膜３０の除去工程とは別の工程、例えばフッ素系ガ
スをエッチャントとするプラズマエッチングにより除去
しなければならない。この為、膜除去工程数が増加し複
雑になる。
金属シリサイド配線層を有するＭＯＳ型半導体装置に
は、次のような問題点がある。第１に、保護膜としての
シリコン酸化膜又はシリコン窒化膜３１は、未反応のチ
タン膜３０の除去工程とは別の工程、例えばフッ素系ガ
スをエッチャントとするプラズマエッチングにより除去
しなければならない。この為、膜除去工程数が増加し複
雑になる。
【０００６】第２に、このチタン膜３０とシリコン窒化
膜３１等の保護膜とは同一のチャンバー内で製造する為
には、少なくとも現在の市販の装置では不可能又は可能
であっても特殊な装置や特注装置を採用せざるを得な
い。それ故、通常はチタン膜３０等の高融点金属膜とシ
リコン窒化膜３１等の保護膜とを別個の工程で製造して
おり、その結果、膜形成工程の増加を招来するのが普通
であり、製造工程が複雑となる。
膜３１等の保護膜とは同一のチャンバー内で製造する為
には、少なくとも現在の市販の装置では不可能又は可能
であっても特殊な装置や特注装置を採用せざるを得な
い。それ故、通常はチタン膜３０等の高融点金属膜とシ
リコン窒化膜３１等の保護膜とを別個の工程で製造して
おり、その結果、膜形成工程の増加を招来するのが普通
であり、製造工程が複雑となる。
【０００７】第３に、高融点金属膜３０と保護膜３１と
を別個の工程で製造する場合、保護膜３１を形成する雰
囲気中の酸素や窒素と反応性の高い高融点金属膜３０と
が大なり小なり反応し、その影響でチタン珪化物３２1
〜３２3 の特性が低下して、コンタクト抵抗が増加して
しまう欠点がある。
を別個の工程で製造する場合、保護膜３１を形成する雰
囲気中の酸素や窒素と反応性の高い高融点金属膜３０と
が大なり小なり反応し、その影響でチタン珪化物３２1
〜３２3 の特性が低下して、コンタクト抵抗が増加して
しまう欠点がある。
【０００８】本発明は、上述の問題点に鑑みてなされた
ものであり、より簡易な製造工程でチタン珪化物等の良
特性を維持し得る金属シリサイド配線層を有する金属シ
リサイド配線層を有するＭＯＳ型半導体装置の製造方法
を提供することを目的とするものである。
ものであり、より簡易な製造工程でチタン珪化物等の良
特性を維持し得る金属シリサイド配線層を有する金属シ
リサイド配線層を有するＭＯＳ型半導体装置の製造方法
を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】上述の課題を達成する為
に、本発明は、第１導電型の半導体表面に互いに分離し
て設けられた第２導電型のソース領域及びドレイン領域
と、これらの間のチャネル領域を少なくとも含む前記半
導体表面にゲート絶縁膜を介して設けられた多結晶シリ
コンからなるゲート電極と、該ゲート電極を含む全面に
堆積された層間絶縁膜とを有する構造の金属シリサイド
配線層を有するＭＯＳ型半導体装置の製造方法におい
て、前記ソース領域、ドレイン領域及びゲート電極並び
に前記層間絶縁膜上に形成された多結晶シリコンから成
る配線の内から選ばれる少なくとも一つの表面に高融点
金属膜を形成する工程と、前記高融点金属膜を外気に晒
すことなくこの高融点金属膜上に高融点金属窒化膜を形
成する工程と、前記半導体層を熱処理して、前記高融点
金属膜と前記多結晶シリコンとを反応させて、高融点珪
化物を形成する工程とを有することを特徴とする金属シ
リサイド配線層を有するＭＯＳ型半導体装置の製造方法
である。又、本発明は、前記高融点金属膜を形成する工
程、前記高融点金属窒化膜を形成する工程及び前記高融
点珪化物を形成する工程は、真空状態を保持した同一製
造装置内において連続して形成することを特徴とするＭ
ＯＳ型半導体装置の製造方法である。
に、本発明は、第１導電型の半導体表面に互いに分離し
て設けられた第２導電型のソース領域及びドレイン領域
と、これらの間のチャネル領域を少なくとも含む前記半
導体表面にゲート絶縁膜を介して設けられた多結晶シリ
コンからなるゲート電極と、該ゲート電極を含む全面に
堆積された層間絶縁膜とを有する構造の金属シリサイド
配線層を有するＭＯＳ型半導体装置の製造方法におい
て、前記ソース領域、ドレイン領域及びゲート電極並び
に前記層間絶縁膜上に形成された多結晶シリコンから成
る配線の内から選ばれる少なくとも一つの表面に高融点
金属膜を形成する工程と、前記高融点金属膜を外気に晒
すことなくこの高融点金属膜上に高融点金属窒化膜を形
成する工程と、前記半導体層を熱処理して、前記高融点
金属膜と前記多結晶シリコンとを反応させて、高融点珪
化物を形成する工程とを有することを特徴とする金属シ
リサイド配線層を有するＭＯＳ型半導体装置の製造方法
である。又、本発明は、前記高融点金属膜を形成する工
程、前記高融点金属窒化膜を形成する工程及び前記高融
点珪化物を形成する工程は、真空状態を保持した同一製
造装置内において連続して形成することを特徴とするＭ
ＯＳ型半導体装置の製造方法である。
【００１０】
【作用】本発明によれば、高融点金属膜を形成した後、
この高融点金属膜を外気に晒すことなく高融点金属窒化
膜を保護膜として積層形成するので、雰囲気中の窒素や
酸素との反応を極力抑えて高融点金属膜を形成すること
ができ、その後形成される高融点珪化物の特性の低下、
特に高抵抗化を防止することができる。しかも、未反応
の高融点金属膜を除去するために用いるエッチング技術
により、同時に高融点金属窒化膜も除去することができ
るので、膜形成工程の簡略化とともに、膜除去工程も簡
略化される。又、高融点金属膜を形成する工程、高融点
金属窒化膜を形成する工程及び高融点珪化物を形成する
工程を、同一形成装置内において連続することができる
ので、既存の装置の機能の範囲内で、より簡易な工程に
より高特性の高融点珪化物を形成できる。
この高融点金属膜を外気に晒すことなく高融点金属窒化
膜を保護膜として積層形成するので、雰囲気中の窒素や
酸素との反応を極力抑えて高融点金属膜を形成すること
ができ、その後形成される高融点珪化物の特性の低下、
特に高抵抗化を防止することができる。しかも、未反応
の高融点金属膜を除去するために用いるエッチング技術
により、同時に高融点金属窒化膜も除去することができ
るので、膜形成工程の簡略化とともに、膜除去工程も簡
略化される。又、高融点金属膜を形成する工程、高融点
金属窒化膜を形成する工程及び高融点珪化物を形成する
工程を、同一形成装置内において連続することができる
ので、既存の装置の機能の範囲内で、より簡易な工程に
より高特性の高融点珪化物を形成できる。
【００１１】
【実施例】以上、本発明の一実施例とし、ｎチャネルＭ
ＯＳトランジスタに適用した実施例を図１（ａ）〜
（ｅ）を参照して説明する。先ず、（１００）の面方位
を有するｐ型シリコン基板５１表面にｐ- 型のフィール
ド反転防止層５２及びその上に約４０００〜６５００Å
のフィールド酸化膜５３を形成する（図１（ａ））。
尚、フィールド酸化膜５３は、好ましくは当初６５００
Åとし、徐々にエッチングして最終的に４０００Åとす
る。次に、９００〜９５０℃の条件で熱酸化処理を施し
てフィールド酸化膜５３で分離された島状のシリコン基
板５１の素子領域表面に約１００〜２００Åの熱酸化膜
５４を形成し、その上の全面に約３０００Åの多結晶シ
リコンを堆積し、この多結晶シリコン膜にＰＯＣｌ3 雰
囲気内でリン拡散を利用して低抵抗のｎ型多結晶シリコ
ン膜を形成する。このｎ型多結晶シリコン膜をフォトエ
ッチング技術によりパターニングしてゲート電極５５を
形成する。更に、前記のフィールド酸化膜５３及びゲー
ト電極５５をマスクとして砒素に代表されるｎ型不純物
を基板にイオン注入し、活性化して、ｎ+ 型のＳ／Ｄ領
域５６，５７を形成する（図１（ｂ））。
ＯＳトランジスタに適用した実施例を図１（ａ）〜
（ｅ）を参照して説明する。先ず、（１００）の面方位
を有するｐ型シリコン基板５１表面にｐ- 型のフィール
ド反転防止層５２及びその上に約４０００〜６５００Å
のフィールド酸化膜５３を形成する（図１（ａ））。
尚、フィールド酸化膜５３は、好ましくは当初６５００
Åとし、徐々にエッチングして最終的に４０００Åとす
る。次に、９００〜９５０℃の条件で熱酸化処理を施し
てフィールド酸化膜５３で分離された島状のシリコン基
板５１の素子領域表面に約１００〜２００Åの熱酸化膜
５４を形成し、その上の全面に約３０００Åの多結晶シ
リコンを堆積し、この多結晶シリコン膜にＰＯＣｌ3 雰
囲気内でリン拡散を利用して低抵抗のｎ型多結晶シリコ
ン膜を形成する。このｎ型多結晶シリコン膜をフォトエ
ッチング技術によりパターニングしてゲート電極５５を
形成する。更に、前記のフィールド酸化膜５３及びゲー
ト電極５５をマスクとして砒素に代表されるｎ型不純物
を基板にイオン注入し、活性化して、ｎ+ 型のＳ／Ｄ領
域５６，５７を形成する（図１（ｂ））。
【００１２】引き続き、全面にＣＶＤ法により３０００
〜４０００Åのシリコン酸化膜を堆積し、反応性イオン
エッチング法によってこのシリコン酸化膜の膜厚程度の
全面エッチングを行い、ゲート電極５５側面にシリコン
酸化物の壁体５８を残存させる。更に、熱酸化膜５４を
選択的にエッチングしてゲート酸化膜５９を形成すると
ともに、Ｓ／Ｄ領域５６，５７を露出させる（図１
（ｃ））。そして、図３に模式的に示した市販の所謂マ
ルチチャンバー方式の製造装置内において以下に示すよ
うな製造工程を行う。先ず、全面にスパッタリング法に
より４００〜７００Åのチタン膜（Ｔｉ膜）６０を堆積
した後、真空状態を保持したまま全面にスパッタリング
法により１００〜３００Åのチタン窒化膜６１を堆積す
る。更に、窒素雰囲気下で６００〜７００℃、３０秒〜
１０分程度の熱処理を行い、チタン膜６０とゲート電極
５５の多結晶シリコン膜及びＳ／Ｄ領域５６，５７のシ
リコンとが反応してチタン窒化物６１を形成する（図１
（ｄ））。
〜４０００Åのシリコン酸化膜を堆積し、反応性イオン
エッチング法によってこのシリコン酸化膜の膜厚程度の
全面エッチングを行い、ゲート電極５５側面にシリコン
酸化物の壁体５８を残存させる。更に、熱酸化膜５４を
選択的にエッチングしてゲート酸化膜５９を形成すると
ともに、Ｓ／Ｄ領域５６，５７を露出させる（図１
（ｃ））。そして、図３に模式的に示した市販の所謂マ
ルチチャンバー方式の製造装置内において以下に示すよ
うな製造工程を行う。先ず、全面にスパッタリング法に
より４００〜７００Åのチタン膜（Ｔｉ膜）６０を堆積
した後、真空状態を保持したまま全面にスパッタリング
法により１００〜３００Åのチタン窒化膜６１を堆積す
る。更に、窒素雰囲気下で６００〜７００℃、３０秒〜
１０分程度の熱処理を行い、チタン膜６０とゲート電極
５５の多結晶シリコン膜及びＳ／Ｄ領域５６，５７のシ
リコンとが反応してチタン窒化物６１を形成する（図１
（ｄ））。
【００１３】チタン膜（Ｔｉ膜）６０とチタン窒化物６
１の積層形成について、図３に模式的に示した市販のマ
ルチチャンバー方式のスパッタ装置に基づいて説明す
る。図３（ａ）に於いて、１はウエハを投入するLOADLO
CKチャンバーであり、２はウエハの表裏等を確認するチ
ャンバー、３は前処理チャンバー、４，５はＴｉ及びＴ
ｉＮを積層する為のスパッタ法を施すＰＶＤチャンバ
ー、６は冷却チャンバー、７はウエハ取り出しLOADLOCK
チャンバーである。８はウエハを移動する為の移動ロボ
ット９を収納するチャンバーである。LOADLOCKチャンバ
ー１にウエハが取り込まれた後、装置内では常に１Ｅ６
〜１Ｅ９torrという超高真空が保たれた構造となってい
る。このスパッタ装置は、所望の材料をスパッタするチ
ャンバーが２〜４個設置されており、外気の酸素、窒
素、水分等の不純物に晒されることなく積層膜を積むこ
とが可能である。この実施例では、図３（ｂ）に示すよ
うに、ウエハが移動して、チャンバー４でチタン（Ｔ
ｉ）を積んだ後、超高真空状態を保持したまま、チャン
バー４，５へ移動させ、窒化チタン（ＴｉＮ）を積層す
る。これにより、チタン膜６０はＴｉＮ等のチタン窒化
物６１によって保護され、チタン膜６０は不純物濃度が
非常に低い状態を外気に出した後も保持可能となる。
１の積層形成について、図３に模式的に示した市販のマ
ルチチャンバー方式のスパッタ装置に基づいて説明す
る。図３（ａ）に於いて、１はウエハを投入するLOADLO
CKチャンバーであり、２はウエハの表裏等を確認するチ
ャンバー、３は前処理チャンバー、４，５はＴｉ及びＴ
ｉＮを積層する為のスパッタ法を施すＰＶＤチャンバ
ー、６は冷却チャンバー、７はウエハ取り出しLOADLOCK
チャンバーである。８はウエハを移動する為の移動ロボ
ット９を収納するチャンバーである。LOADLOCKチャンバ
ー１にウエハが取り込まれた後、装置内では常に１Ｅ６
〜１Ｅ９torrという超高真空が保たれた構造となってい
る。このスパッタ装置は、所望の材料をスパッタするチ
ャンバーが２〜４個設置されており、外気の酸素、窒
素、水分等の不純物に晒されることなく積層膜を積むこ
とが可能である。この実施例では、図３（ｂ）に示すよ
うに、ウエハが移動して、チャンバー４でチタン（Ｔ
ｉ）を積んだ後、超高真空状態を保持したまま、チャン
バー４，５へ移動させ、窒化チタン（ＴｉＮ）を積層す
る。これにより、チタン膜６０はＴｉＮ等のチタン窒化
物６１によって保護され、チタン膜６０は不純物濃度が
非常に低い状態を外気に出した後も保持可能となる。
【００１４】図３に示す装置内での処理が終了した後、
引き続き、アンモニア、過酸化水素水及び水の混合液に
より未反応のチタン膜６０及びチタン窒化膜６１を同時
除去する。その後、全面に層間絶縁膜としてＣＶＤ法に
よりシリコン酸化膜５３を堆積する。更に、フォトエッ
チング技術によりＳ／Ｄ領域５６，５７の一部に対応す
るシリコン酸化膜５３にコンタクトホール５４を開孔し
た後、全面にアルミニウム膜を蒸着し、パターニングに
よりＳ／Ｄ領域５６，５７とコンタクトホール６４を通
して接続されたアルミニウム配線６５，６６を形成して
ｎチャネルＭＯＳトランジスタを製造する（図１
（ｅ））。
引き続き、アンモニア、過酸化水素水及び水の混合液に
より未反応のチタン膜６０及びチタン窒化膜６１を同時
除去する。その後、全面に層間絶縁膜としてＣＶＤ法に
よりシリコン酸化膜５３を堆積する。更に、フォトエッ
チング技術によりＳ／Ｄ領域５６，５７の一部に対応す
るシリコン酸化膜５３にコンタクトホール５４を開孔し
た後、全面にアルミニウム膜を蒸着し、パターニングに
よりＳ／Ｄ領域５６，５７とコンタクトホール６４を通
して接続されたアルミニウム配線６５，６６を形成して
ｎチャネルＭＯＳトランジスタを製造する（図１
（ｅ））。
【００１５】以上の製造工程によれば、チタン膜６０を
形成した後、外気に晒すことなく直ちにチタン窒化膜６
１が形成されるので、チタン窒化物５２1 〜５２3 を形
成するまでの間に外気中の窒素や酸素によりチタン膜６
０が汚染されることがない。しかもチタン膜６０は、チ
タン窒化物６２1 〜６２3 を形成する際の熱処理雰囲気
からチタン膜６０を保護する機能を十分果たす。この効
果について、図２を参照して説明する。図２（ａ）は、
チタン膜６０を形成した後、別のスパッタ装置内に試料
を移動し、その後チタン窒化膜６１を形成し、その装置
内において引き続き熱処理を行いチタン窒化物６２1 〜
６２3 を形成した場合のチタン珪化物の面抵抗を示して
おり、縦軸がシート抵抗であり、横軸がロット処理回数
を示している。
形成した後、外気に晒すことなく直ちにチタン窒化膜６
１が形成されるので、チタン窒化物５２1 〜５２3 を形
成するまでの間に外気中の窒素や酸素によりチタン膜６
０が汚染されることがない。しかもチタン膜６０は、チ
タン窒化物６２1 〜６２3 を形成する際の熱処理雰囲気
からチタン膜６０を保護する機能を十分果たす。この効
果について、図２を参照して説明する。図２（ａ）は、
チタン膜６０を形成した後、別のスパッタ装置内に試料
を移動し、その後チタン窒化膜６１を形成し、その装置
内において引き続き熱処理を行いチタン窒化物６２1 〜
６２3 を形成した場合のチタン珪化物の面抵抗を示して
おり、縦軸がシート抵抗であり、横軸がロット処理回数
を示している。
【００１６】図２（ｂ）は、図３に示す装置を用いて、
チタン膜６０、チタン窒化膜６１及びチタン窒化物６２
1 〜６２3 の形成を連続して行った場合のチタン珪化物
の面抵抗を示しており、縦軸がシート抵抗であり、横軸
がロット処理回数を示している。この図から明らかなよ
うに、外気に必要以上にウエハを晒さない連続形成工程
を採用した方が、面抵抗が外気に晒されたもののシート
抵抗が概ね５．５Ω／口前後であるのに対し、面抵抗が
外気に晒されていないものは、シート抵抗が略５．１Ω
／口であり、より低くなり、しかも、シート抵抗のバラ
ツキ範囲も狭くなっている。しかも、以上の製造工程に
おいてチタン窒化物はチタン同様アンモニア、過酸化水
素水及び水の混合液で除去できるので、上層のチタン窒
化膜６１の除去と同時に未反応のチタン膜６０の除去が
できる。
チタン膜６０、チタン窒化膜６１及びチタン窒化物６２
1 〜６２3 の形成を連続して行った場合のチタン珪化物
の面抵抗を示しており、縦軸がシート抵抗であり、横軸
がロット処理回数を示している。この図から明らかなよ
うに、外気に必要以上にウエハを晒さない連続形成工程
を採用した方が、面抵抗が外気に晒されたもののシート
抵抗が概ね５．５Ω／口前後であるのに対し、面抵抗が
外気に晒されていないものは、シート抵抗が略５．１Ω
／口であり、より低くなり、しかも、シート抵抗のバラ
ツキ範囲も狭くなっている。しかも、以上の製造工程に
おいてチタン窒化物はチタン同様アンモニア、過酸化水
素水及び水の混合液で除去できるので、上層のチタン窒
化膜６１の除去と同時に未反応のチタン膜６０の除去が
できる。
【００１７】尚、上記の実施例においては、高融点金属
をＴｉとしているが、これは一例に過ぎず、他にＭｏ，
Ｗ，Ｔａ，Ｎｂ，Ｐｔ等を採用することができる。又、
本実施例では、未反応のチタン膜６０及びその保護膜で
あるチタン窒化膜６１をアンモニア、過酸化水素水及び
水の混合液により除去しているが、両膜の同時除去が可
能な他の除去方法を採っても構わない。例えば、硫酸，
過水，水の混合液等によるエッチャントで除去すること
が可能である。更に、上記の実施例においては、第１導
電型の半導体層をｐ型シリコン基板としているが、ｎ型
シリコン基板であっても構わない。又、第１導電型の半
導体層は半導体基板自体である必要はなく、第１導電型
の半導体層が半導体基板上に形成されたもの、所謂ウエ
ル構造領域であっても構わない。
をＴｉとしているが、これは一例に過ぎず、他にＭｏ，
Ｗ，Ｔａ，Ｎｂ，Ｐｔ等を採用することができる。又、
本実施例では、未反応のチタン膜６０及びその保護膜で
あるチタン窒化膜６１をアンモニア、過酸化水素水及び
水の混合液により除去しているが、両膜の同時除去が可
能な他の除去方法を採っても構わない。例えば、硫酸，
過水，水の混合液等によるエッチャントで除去すること
が可能である。更に、上記の実施例においては、第１導
電型の半導体層をｐ型シリコン基板としているが、ｎ型
シリコン基板であっても構わない。又、第１導電型の半
導体層は半導体基板自体である必要はなく、第１導電型
の半導体層が半導体基板上に形成されたもの、所謂ウエ
ル構造領域であっても構わない。
【００１８】無論、上記の実施例ではゲート電極及びＳ
／Ｄ領域への高融点金属珪化物層の形成について説明し
たが、ゲート電極やＳ／Ｄ領域のみへの高融点珪化物層
の形成、又は層間絶縁膜上の多結晶シリコンからなる配
線への高融点珪化物層の形成等にも同様に適用できるこ
とは明らかである。又、上述の実施例では、ｎチャネル
ＭＯＳトランジスタの製造工程を例示して説明したが、
ｐチャネルＭＯＳトランジスタやＣＭＯＳトランジス
タ、或いはその他二重ゲート電極構造を有するメモリ等
の製造工程にも適用できることは明らかである。
／Ｄ領域への高融点金属珪化物層の形成について説明し
たが、ゲート電極やＳ／Ｄ領域のみへの高融点珪化物層
の形成、又は層間絶縁膜上の多結晶シリコンからなる配
線への高融点珪化物層の形成等にも同様に適用できるこ
とは明らかである。又、上述の実施例では、ｎチャネル
ＭＯＳトランジスタの製造工程を例示して説明したが、
ｐチャネルＭＯＳトランジスタやＣＭＯＳトランジス
タ、或いはその他二重ゲート電極構造を有するメモリ等
の製造工程にも適用できることは明らかである。
【００１９】
【発明の効果】以上、本発明によれば、Ｓ／Ｄ領域及び
ゲート電極の表面に高融点金属膜を形成した後、この高
融点金属膜を外気に晒すことなく高融点金属窒化膜を保
護膜として積層形成することができるので、雰囲気中の
窒素や酸素との反応を極力抑えて高融点金属膜を形成す
ることができ、プロセスを遅延することなく連続的に形
成され、その後、形成される高融点珪化物の特性の劣
化、特に高抵抗化及び抵抗値のバラツキを防止すること
ができる。しかも、未反応の高融点金属膜を除去するた
めに用いるエッチング技術により、同時に高融点金属窒
化膜も除去することができるので、膜形成工程の簡略化
とともに、膜除去工程も簡略化が図られる利点がある。
又、高融点金属膜を形成する工程、高融点金属窒化膜を
形成する工程及び高融点珪化物を形成する工程を、同一
形成装置内において連続して形成することができるの
で、既存の装置の機能の範囲内で、より簡易な製造工程
により良好な特性の高融点珪化物が形成できる利点があ
る。
ゲート電極の表面に高融点金属膜を形成した後、この高
融点金属膜を外気に晒すことなく高融点金属窒化膜を保
護膜として積層形成することができるので、雰囲気中の
窒素や酸素との反応を極力抑えて高融点金属膜を形成す
ることができ、プロセスを遅延することなく連続的に形
成され、その後、形成される高融点珪化物の特性の劣
化、特に高抵抗化及び抵抗値のバラツキを防止すること
ができる。しかも、未反応の高融点金属膜を除去するた
めに用いるエッチング技術により、同時に高融点金属窒
化膜も除去することができるので、膜形成工程の簡略化
とともに、膜除去工程も簡略化が図られる利点がある。
又、高融点金属膜を形成する工程、高融点金属窒化膜を
形成する工程及び高融点珪化物を形成する工程を、同一
形成装置内において連続して形成することができるの
で、既存の装置の機能の範囲内で、より簡易な製造工程
により良好な特性の高融点珪化物が形成できる利点があ
る。
【図１】（ａ）〜（ｅ）は、本発明の製造工程の一実施
例を示す断面図である。
例を示す断面図である。
【図２】（ａ）は、従来の製造工程によるチタン珪化物
のシート抵抗値の分布を示し、（ｂ）は、本発明の製造
工程によるチタン珪化物のシート抵抗値の分布を示して
いる。
のシート抵抗値の分布を示し、（ｂ）は、本発明の製造
工程によるチタン珪化物のシート抵抗値の分布を示して
いる。
【図３】（ａ）は、マルチチャンバー方式の製造装置の
概要を示す模式図であり、（ｂ）は、ウエハの流れを示
す図である。
概要を示す模式図であり、（ｂ）は、ウエハの流れを示
す図である。
【図４】（ａ）〜（ｅ）は、従来の製造工程の一実施例
を示す断面図である。
を示す断面図である。
２１，５２ ｐ型シリコン基板 ２３，５３ フィールド酸化膜 ２５，５５ 多結晶シリコンからなるゲート電極 ２６，５６ ｎ（＋）型ソース領域 ２７，５７ ｎ（＋）型ドレイン領域 ２８，５８ シリコン酸化膜の壁体 ２９，５９ ゲート酸化膜 ３０，６０ チタン膜 ３１ シリコン酸化膜 ３２1 〜３２3 ，６２1 〜６２3 チタン珪化物層 ３４，６４ コンタクトホール ３５，３６，６５，６６ アルミニウム配線 ６１ チタン窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205
Claims (2)
- 【請求項１】 第１導電型の半導体表面に互いに分離し
て設けられた第２導電型のソース領域及びドレイン領域
と、これらの間のチャネル領域を少なくとも含む前記半
導体表面にゲート絶縁膜を介して設けられた多結晶シリ
コンからなるゲート電極と、該ゲート電極を含む全面に
堆積された層間絶縁膜とを有する構造の金属シリサイド
配線層を有するＭＯＳ型半導体装置の製造方法に於い
て、 前記ソース領域、ドレイン領域及びゲート電極並びに前
記層間絶縁膜上に形成された多結晶シリコンから成る配
線の内から選ばれる少なくとも一つの表面に高融点金属
膜を形成する工程と、 前記高融点金属膜を外気に晒すことなくこの高融点金属
膜上に高融点金属窒化膜を形成する工程と、 前記半導体層を熱処理して、前記高融点金属膜と前記多
結晶シリコンとを反応させて、高融点珪化物を形成する
工程とを有することを特徴とする金属シリサイド配線層
を有するＭＯＳ型半導体装置の製造方法。 - 【請求項２】 前記高融点金属膜を形成する工程、前記
高融点金属窒化膜を形成する工程及び前記高融点珪化物
を形成する工程を真空状態を保持した同一製造装置内に
おいて連続して形成することを特徴とする請求項１に記
載の金属シリサイド配線層を有するＭＯＳ型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27031693A JPH07122744A (ja) | 1993-10-28 | 1993-10-28 | 金属シリサイド配線層を有するｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27031693A JPH07122744A (ja) | 1993-10-28 | 1993-10-28 | 金属シリサイド配線層を有するｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122744A true JPH07122744A (ja) | 1995-05-12 |
Family
ID=17484575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27031693A Pending JPH07122744A (ja) | 1993-10-28 | 1993-10-28 | 金属シリサイド配線層を有するｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6544890B2 (en) | 1999-02-26 | 2003-04-08 | Nec Corporation | Process for fabricating semiconductor device having silicide layer with low resistance and uniform profile and sputtering system used therein |
-
1993
- 1993-10-28 JP JP27031693A patent/JPH07122744A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6544890B2 (en) | 1999-02-26 | 2003-04-08 | Nec Corporation | Process for fabricating semiconductor device having silicide layer with low resistance and uniform profile and sputtering system used therein |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020723 |