JPH01109766A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01109766A JPH01109766A JP26778387A JP26778387A JPH01109766A JP H01109766 A JPH01109766 A JP H01109766A JP 26778387 A JP26778387 A JP 26778387A JP 26778387 A JP26778387 A JP 26778387A JP H01109766 A JPH01109766 A JP H01109766A
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に低抵抗の
ソース・ドレインを有する半導体装置の製造方法に関す
る。
ソース・ドレインを有する半導体装置の製造方法に関す
る。
従来、低抵抗のソース・ドレインを有するＭＯＳトラン
ジスタの製造方法には、自己整合によるシリサイド形成
方法が用いられていた。以下第２図を用いて説明する。
ジスタの製造方法には、自己整合によるシリサイド形成
方法が用いられていた。以下第２図を用いて説明する。
まず第２図（ａ）に示すように、シリコン基板１上にゲ
ート酸化膜２を介して多結晶シリコンからなるゲート電
極３を形成したのち、イオン注入法によシネ細物を導入
しソース・ドレイン１０を形成する。次で全面にＣＶＤ
法により酸化膜を形成したのち異方性エツチング法によ
り酸化膜を除去し、ゲート電極側壁部Ｋｍ化膜からなる
サイドウオール４を形成する。
ート酸化膜２を介して多結晶シリコンからなるゲート電
極３を形成したのち、イオン注入法によシネ細物を導入
しソース・ドレイン１０を形成する。次で全面にＣＶＤ
法により酸化膜を形成したのち異方性エツチング法によ
り酸化膜を除去し、ゲート電極側壁部Ｋｍ化膜からなる
サイドウオール４を形成する。
次に第２図（ｂ）に示すように、スバ、り法により全面
にチタン膜６′を形成したのち熱処理し、第２図（Ｃ）
に示すようにゲート電極３及びソース・ドレイン１０上
のチタン膜をチタンシリサイド膜７とする。
にチタン膜６′を形成したのち熱処理し、第２図（Ｃ）
に示すようにゲート電極３及びソース・ドレイン１０上
のチタン膜をチタンシリサイド膜７とする。
次に第２図（ｄ）に示すように、サイドウオール４上の
チタン膜６をウェットエッチング法により除去する。こ
の工程によりゲート電極及びソース・ドレインがシリサ
イド化され低抵抗になる。
チタン膜６をウェットエッチング法により除去する。こ
の工程によりゲート電極及びソース・ドレインがシリサ
イド化され低抵抗になる。
しかしながら上述した従来の半導体装置の製造方法では
サイドウオール４上のチタン膜までシリサイド化されて
チタンシリサイド膜７Ａが形成され、ゲート電極３とソ
ース・ドレイン１０が短絡する場合が多かった。これは
チタンシリサイド形成がチタン中でのシリコン拡散に律
速した反応であシ、シリサイド中でのシリコンの拡散が
非常に速いためである。すなわち、熱処理中にシリコン
は横方向に次々と供給されてサイドウオール４上のチタ
ン膜にもシリサイド化が進むためである。
サイドウオール４上のチタン膜までシリサイド化されて
チタンシリサイド膜７Ａが形成され、ゲート電極３とソ
ース・ドレイン１０が短絡する場合が多かった。これは
チタンシリサイド形成がチタン中でのシリコン拡散に律
速した反応であシ、シリサイド中でのシリコンの拡散が
非常に速いためである。すなわち、熱処理中にシリコン
は横方向に次々と供給されてサイドウオール４上のチタ
ン膜にもシリサイド化が進むためである。
このような現象があるため、自己整合によるシリサイド
形成方法を用いた従来の半導体装置の製造方法では、ゲ
ート電極およびソース・ドレインを自己整合的にシリサ
イド化でき、低抵抗化が容易であるにもかかわらず製造
歩留り及び信頼性が低いという欠点があった。
形成方法を用いた従来の半導体装置の製造方法では、ゲ
ート電極およびソース・ドレインを自己整合的にシリサ
イド化でき、低抵抗化が容易であるにもかかわらず製造
歩留り及び信頼性が低いという欠点があった。
本発明の半導体装置の製造方法は、ソース・ドレインと
ゲート酸化膜とゲート電極とが形成されたシリコン基板
上に酸化膜及び窒化膜を順次形成する工程と、異方性工
、チング法により前記窒化膜をエツチングし前記ゲー）
！極の側壁部に窒化膜からなるサイドウオールを形成す
る工程と、少くとも前記ソース・ドレイン上の前記酸化
膜及びゲート酸化膜とを除去する工程と、全面にチタン
膜を形成したのち熱処理し前記サイドウオール上のチタ
ン膜を窒化チタン膜にまた前記ソース・ドレイン上のチ
タン膜をチタンシリサイド膜にする工程と、プラズマエ
ッチング法により前記窒化チタン膜を除去する工程とを
含んで構成される。
ゲート酸化膜とゲート電極とが形成されたシリコン基板
上に酸化膜及び窒化膜を順次形成する工程と、異方性工
、チング法により前記窒化膜をエツチングし前記ゲー）
！極の側壁部に窒化膜からなるサイドウオールを形成す
る工程と、少くとも前記ソース・ドレイン上の前記酸化
膜及びゲート酸化膜とを除去する工程と、全面にチタン
膜を形成したのち熱処理し前記サイドウオール上のチタ
ン膜を窒化チタン膜にまた前記ソース・ドレイン上のチ
タン膜をチタンシリサイド膜にする工程と、プラズマエ
ッチング法により前記窒化チタン膜を除去する工程とを
含んで構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、シリコン基板１上にゲ
ートｉ化膜２を介して多結晶シリコンからなるゲート電
極３を形成する。次でこのゲート電極３をマスクとし、
イオン注入法により不純物を導入してソース・ドレイン
１０を形成する。次にＣＶＤ法により全面に厚さ５００
Ａの酸化膜１１と厚さ１０００Ａの窒化膜５を順次形成
する。
ートｉ化膜２を介して多結晶シリコンからなるゲート電
極３を形成する。次でこのゲート電極３をマスクとし、
イオン注入法により不純物を導入してソース・ドレイン
１０を形成する。次にＣＶＤ法により全面に厚さ５００
Ａの酸化膜１１と厚さ１０００Ａの窒化膜５を順次形成
する。
次に第１図（ｂ）に示すように、窒化膜５を異方性ドラ
イエツチング法により除去し、ゲート電極３の側壁部の
みにサイドウオール５Ａを形成する。
イエツチング法により除去し、ゲート電極３の側壁部の
みにサイドウオール５Ａを形成する。
次に、ウェットエッチング法により、ゲート電極３およ
びソース・ドレイン１０上の酸化膜１１を除去する。尚
、ゲート電極をＷ−？Ｍｏ等で形成する場合はソース・
ドレイン１０上の酸化膜のみを除去してもよい。
びソース・ドレイン１０上の酸化膜１１を除去する。尚
、ゲート電極をＷ−？Ｍｏ等で形成する場合はソース・
ドレイン１０上の酸化膜のみを除去してもよい。
次に第１図（Ｃ）に示すように、スパッタ法によシ全面
にチタン（Ｔｉ） 膜を５０ＯＡの厚さに形成したの
ち、Ａｒ雰囲気中で７００℃の熱処理を行ない、チタン
とシリコンを反応させゲート電極３およびソース・ドレ
イン１０上にチタンシリサイド膜７を形成する。この時
開時に窒化膜中の窒素（Ｎ）とチタンとが反応し、サイ
ドウオール５Ａ上部のみに窒化チタン膜８が形成される
。
にチタン（Ｔｉ） 膜を５０ＯＡの厚さに形成したの
ち、Ａｒ雰囲気中で７００℃の熱処理を行ない、チタン
とシリコンを反応させゲート電極３およびソース・ドレ
イン１０上にチタンシリサイド膜７を形成する。この時
開時に窒化膜中の窒素（Ｎ）とチタンとが反応し、サイ
ドウオール５Ａ上部のみに窒化チタン膜８が形成される
。
窒化チタン膜の形成は、ＣＶＤ法により形成される窒化
膜中の窒素の成分の比率を高めておくことによシ容易に
なる。
膜中の窒素の成分の比率を高めておくことによシ容易に
なる。
次に第１図（ｄ）に示すように、プラズマエツチング法
により窒化チタン膜８のみを除去する。プラズマエツチ
ング法によればチタンシリサイド膜に比べ窒化チタン膜
の方がエツチング速度が速いため、窒化チタン膜のみを
選択的に除去することができる。
により窒化チタン膜８のみを除去する。プラズマエツチ
ング法によればチタンシリサイド膜に比べ窒化チタン膜
の方がエツチング速度が速いため、窒化チタン膜のみを
選択的に除去することができる。
このように本実施例によれば、ゲート電極３及びソース
・ドレイン１０上のみに自己整合によりチタンシリサイ
ド膜を形成できる。しかもゲート電極３とソース・ドレ
イン１０とが短絡することがないので製造歩留り及び信
頼性は向上する。
・ドレイン１０上のみに自己整合によりチタンシリサイ
ド膜を形成できる。しかもゲート電極３とソース・ドレ
イン１０とが短絡することがないので製造歩留り及び信
頼性は向上する。
尚、上記実施例においては酸化膜１１をＣＶＤ法により
形成した場合について説明したが、熱酸化法を用いても
よい。
形成した場合について説明したが、熱酸化法を用いても
よい。
以上説明したように本発明は、自己整合シリサイド形成
法を用い、低抵抗のソース・ドレインを形成する半導体
装置の製造方法において、ゲート電極の側壁部に窒化膜
からなるサイドウオールを形成し、このサイドウオール
表面に形成された窒化チタン膜をプラズマエッチング法
により除去するととくよシ、ゲート電極とソース・ドレ
インとが短絡することなく、少くともソース・ドレイン
上にチタンシリサイド膜を形成できるため、半導体装置
の製造歩留り及び信頼性を向上させることができる効果
がある。
法を用い、低抵抗のソース・ドレインを形成する半導体
装置の製造方法において、ゲート電極の側壁部に窒化膜
からなるサイドウオールを形成し、このサイドウオール
表面に形成された窒化チタン膜をプラズマエッチング法
により除去するととくよシ、ゲート電極とソース・ドレ
インとが短絡することなく、少くともソース・ドレイン
上にチタンシリサイド膜を形成できるため、半導体装置
の製造歩留り及び信頼性を向上させることができる効果
がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの半導体チップの断面図、第２図（ａ）〜（ｄ）は従
来の半導体装置の製造方法を説明するための半導体チッ
プの断面図である。 １・・・−・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ゲート電極、４・・・・・・サイ
ドウオール、５・・・・・・窒化膜、５Ａ・・・・・・
サイドウオール、６・・・・・・チタン膜、７・・・・
・・チタンシリサイド膜、８・・・・・・窒化チタン膜
、１０・・・・・・ソース・ドレイン、１１・・・・・
・酸化膜。 代理人 弁理士 内 原 晋 Ｍ／［！１ 第 ２図
めの半導体チップの断面図、第２図（ａ）〜（ｄ）は従
来の半導体装置の製造方法を説明するための半導体チッ
プの断面図である。 １・・・−・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ゲート電極、４・・・・・・サイ
ドウオール、５・・・・・・窒化膜、５Ａ・・・・・・
サイドウオール、６・・・・・・チタン膜、７・・・・
・・チタンシリサイド膜、８・・・・・・窒化チタン膜
、１０・・・・・・ソース・ドレイン、１１・・・・・
・酸化膜。 代理人 弁理士 内 原 晋 Ｍ／［！１ 第 ２図
Claims (1)
- ソース・ドレインとゲート酸化膜とゲート電極とが形
成されたシリコン基板上に酸化膜及び窒化膜を順次形成
する工程と、異方性エッチング法により前記窒化膜をエ
ッチングし前記ゲート電極の側壁部に窒化膜からなるサ
イドウォールを形成する工程と、少くとも前記ソース・
ドレイン上の前記酸化膜及びゲート酸化膜とを除去する
工程と、全面にチタン膜を形成したのち熱処理し前記サ
イドウォール上のチタン膜を窒化チタン膜にまた前記ソ
ース・ドレイン上のチタン膜をチタンシリサイド膜にす
る工程と、プラズマエッチング法により前記窒化チタン
膜を除去する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26778387A JPH01109766A (ja) | 1987-10-22 | 1987-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26778387A JPH01109766A (ja) | 1987-10-22 | 1987-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109766A true JPH01109766A (ja) | 1989-04-26 |
Family
ID=17449522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26778387A Pending JPH01109766A (ja) | 1987-10-22 | 1987-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109766A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02241033A (ja) * | 1989-03-15 | 1990-09-25 | Sony Corp | 半導体装置の製造方法 |
| KR100230388B1 (ko) * | 1996-11-27 | 1999-11-15 | 윤종용 | 반도체 소자의 트랜지스터 제조방법 |
-
1987
- 1987-10-22 JP JP26778387A patent/JPH01109766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02241033A (ja) * | 1989-03-15 | 1990-09-25 | Sony Corp | 半導体装置の製造方法 |
| KR100230388B1 (ko) * | 1996-11-27 | 1999-11-15 | 윤종용 | 반도체 소자의 트랜지스터 제조방법 |
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