JPH05304261A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05304261A JPH05304261A JP13430192A JP13430192A JPH05304261A JP H05304261 A JPH05304261 A JP H05304261A JP 13430192 A JP13430192 A JP 13430192A JP 13430192 A JP13430192 A JP 13430192A JP H05304261 A JPH05304261 A JP H05304261A
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- Japan
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- bipolar transistor
- forming
- insulating film
- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 エッチングされて欲しくないアクティブ領域
部までのエッチングを防止し、微細加工適性を維持しつ
つ、サイズ増大による寄生容量の増大、集積度の低下を
防止して、バイポーラトランジスタ部の特性の向上を実
現した半導体装置の製造方法を提供する。 【構成】 バイポーラトランジスタ及びＭＯＳトランジ
スタを有する半導体装置の製造方法において、バイポー
ラトランジスタ形成領域を、ＭＯＳトランジスタのゲー
ト形成時に、ゲート形成材料３２で被覆するとともに、
本ゲート形成材料を、バイポーラトランジスタのベース
電極として用いる。
部までのエッチングを防止し、微細加工適性を維持しつ
つ、サイズ増大による寄生容量の増大、集積度の低下を
防止して、バイポーラトランジスタ部の特性の向上を実
現した半導体装置の製造方法を提供する。 【構成】 バイポーラトランジスタ及びＭＯＳトランジ
スタを有する半導体装置の製造方法において、バイポー
ラトランジスタ形成領域を、ＭＯＳトランジスタのゲー
ト形成時に、ゲート形成材料３２で被覆するとともに、
本ゲート形成材料を、バイポーラトランジスタのベース
電極として用いる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にバイポーラトランジスタとＭＯＳトランジス
タを有する半導体装置（以下このようなトランジスタを
適宜「ＢｉＣＭＯＳトランジスタ」と称することもあ
る）において、そのバイポーラトランジスタの特性劣化
を解消し、かつ特性向上を達成した半導体装置の製造方
法に関するものである。
係り、特にバイポーラトランジスタとＭＯＳトランジス
タを有する半導体装置（以下このようなトランジスタを
適宜「ＢｉＣＭＯＳトランジスタ」と称することもあ
る）において、そのバイポーラトランジスタの特性劣化
を解消し、かつ特性向上を達成した半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】図２から図４は従来の方法によるＢｉＣ
ＭＯＳトランジスタ製造工程におけるバイポーラトラン
ジスタ部とチャネルＰＭＯＳトランジスタ部のシリコン
基板の上部断面図である。
ＭＯＳトランジスタ製造工程におけるバイポーラトラン
ジスタ部とチャネルＰＭＯＳトランジスタ部のシリコン
基板の上部断面図である。
【０００３】従来技術にあっては、図２（ａ）に示すよ
うに、バイポーラトランジスタのコレクター領域及びＰ
ＭＯＳトランジスタ領域にＮ- 層１１、バイポーラト
ランジスタとＣＭＯＳトランジスタの各デバイスを分離
する領域にＰ+ アイソレーション１２、バイポーラトラ
ンジスタのベース領域にＰ- 層１３、ＰＭＯＳトランジ
スタのソース及びドレイン領域にＰ+ 層１４、及び、フ
ィールド酸化膜１５、酸化膜１７′を形成した後に、減
圧ＣＶＤ法によりポリシリコンをシリコン基板１０の全
面に形成した後に、ＣＭＯＳトランジスタのゲート電極
部のポリシリコン１６ａを残して、ＲＩＥによりポリシ
リコンを除去する。
うに、バイポーラトランジスタのコレクター領域及びＰ
ＭＯＳトランジスタ領域にＮ- 層１１、バイポーラト
ランジスタとＣＭＯＳトランジスタの各デバイスを分離
する領域にＰ+ アイソレーション１２、バイポーラトラ
ンジスタのベース領域にＰ- 層１３、ＰＭＯＳトランジ
スタのソース及びドレイン領域にＰ+ 層１４、及び、フ
ィールド酸化膜１５、酸化膜１７′を形成した後に、減
圧ＣＶＤ法によりポリシリコンをシリコン基板１０の全
面に形成した後に、ＣＭＯＳトランジスタのゲート電極
部のポリシリコン１６ａを残して、ＲＩＥによりポリシ
リコンを除去する。
【０００４】次に、減圧ＣＶＤ法によりシリコン基板の
全面に酸化膜を形成した後に、ＲＩＥによって全面エッ
チバックすると図２（ｂ）に示すようにサイドウォール
酸化膜１８がＣＭＯＳトランジスタのゲート電極部のポ
リシリコン１６ａ側壁に形成される。
全面に酸化膜を形成した後に、ＲＩＥによって全面エッ
チバックすると図２（ｂ）に示すようにサイドウォール
酸化膜１８がＣＭＯＳトランジスタのゲート電極部のポ
リシリコン１６ａ側壁に形成される。
【０００５】次にＰチャネルＭＯＳトランジスタのソー
ス、ドレイン領域にＰ+ イオンを注入しＰ+ 層１４を形
成する。
ス、ドレイン領域にＰ+ イオンを注入しＰ+ 層１４を形
成する。
【０００６】次に図２（ｃ）に示すように熱酸化により
酸化膜１７を形成した後に、常圧ＣＶＤ法によりＢＰＳ
Ｇ膜１９を形成する。
酸化膜１７を形成した後に、常圧ＣＶＤ法によりＢＰＳ
Ｇ膜１９を形成する。
【０００７】次に図３（ａ）に示すように、バイポーラ
トランジスタのベース電極部、エミッター電極部、コレ
クター電極部形成部分に対応した部分にＲＩＥによりコ
ンタクトホールを開口した後に、図３（ｂ）に示すよう
に減圧ＣＶＤ法によりポリシリコン１６をシリコン基板
１の全面上に形成する。次に図３（ｃ）に示すようにベ
ース電極部、エミッター電極部、コレクター電極部のポ
リシリコン１６ｃを残し、ＲＩＥにより他のポリシリコ
ン１６を除去する。
トランジスタのベース電極部、エミッター電極部、コレ
クター電極部形成部分に対応した部分にＲＩＥによりコ
ンタクトホールを開口した後に、図３（ｂ）に示すよう
に減圧ＣＶＤ法によりポリシリコン１６をシリコン基板
１の全面上に形成する。次に図３（ｃ）に示すようにベ
ース電極部、エミッター電極部、コレクター電極部のポ
リシリコン１６ｃを残し、ＲＩＥにより他のポリシリコ
ン１６を除去する。
【０００８】次に図４（ａ）に示すようにＣＭＯＳトラ
ンジスタのソース電極部及びドレイン電極部にＲＩＥに
よりコンタクトホールを開口した後に、図４（ｂ）に示
すようにアルミニウムを蒸着し、その後、ＲＩＥにより
バイポーラトランジスタ及びＣＭＯＳトランジスタの電
極部を残し、アルミニウムを除去することによりベース
電極１０Ｂ、エミッター電極１０Ｅ、コレクター電極１
０Ｃ、ソース電極１０Ｓ、ドレイン電極１０Ｄを形成す
る。
ンジスタのソース電極部及びドレイン電極部にＲＩＥに
よりコンタクトホールを開口した後に、図４（ｂ）に示
すようにアルミニウムを蒸着し、その後、ＲＩＥにより
バイポーラトランジスタ及びＣＭＯＳトランジスタの電
極部を残し、アルミニウムを除去することによりベース
電極１０Ｂ、エミッター電極１０Ｅ、コレクター電極１
０Ｃ、ソース電極１０Ｓ、ドレイン電極１０Ｄを形成す
る。
【０００９】
【発明が解決しようとする課題】しかしながら上記従来
の方法では、ＣＶＤ法によりシリコン基板の全面上に形
成された図２（ａ）に示した酸化膜１７′を、ＲＩＥに
よりエッチバックして除去する図３（ｂ）に至る工程に
おいて、バイポーラトランジスタのアクティブ部１１ａ
のシリコン基板表面もエッチングされてしまう。また図
３（ａ）に示したＲＩＥによりバイポーラトランジスタ
のベース電極部、エミッター電極部、コレクター電極部
対応部分についてＲＩＥによりコンタクトホールを開口
する工程においても、上記各電極部のシリコン基板表面
がエッチングされてしまう。このように従来工程ではエ
ッチングされて欲しくないシリコン基板表面アクティブ
領域部までエッチングがなされ、バイポーラトランジス
タの特性が劣化してしまうという問題があった。
の方法では、ＣＶＤ法によりシリコン基板の全面上に形
成された図２（ａ）に示した酸化膜１７′を、ＲＩＥに
よりエッチバックして除去する図３（ｂ）に至る工程に
おいて、バイポーラトランジスタのアクティブ部１１ａ
のシリコン基板表面もエッチングされてしまう。また図
３（ａ）に示したＲＩＥによりバイポーラトランジスタ
のベース電極部、エミッター電極部、コレクター電極部
対応部分についてＲＩＥによりコンタクトホールを開口
する工程においても、上記各電極部のシリコン基板表面
がエッチングされてしまう。このように従来工程ではエ
ッチングされて欲しくないシリコン基板表面アクティブ
領域部までエッチングがなされ、バイポーラトランジス
タの特性が劣化してしまうという問題があった。
【００１０】また図３（ａ）の工程において上記問題の
エッチングダメージを回避するために、ＲＩＥの替わり
にウェットエッチングを用いると、ウェットエッチング
の等方性エッチングの性質から微細加工ができなくな
る。
エッチングダメージを回避するために、ＲＩＥの替わり
にウェットエッチングを用いると、ウェットエッチング
の等方性エッチングの性質から微細加工ができなくな
る。
【００１１】更に、従来技術にあっては、エミッター電
極とベース電極が離間されているため、トランジスタサ
イズの増大による寄生容量の増大、集積度の低下を生
じ、特性向上を妨げる原因となる。
極とベース電極が離間されているため、トランジスタサ
イズの増大による寄生容量の増大、集積度の低下を生
じ、特性向上を妨げる原因となる。
【００１２】そこで本発明は、上記問題点を解決して、
バイポーラトランジスタの特性劣化を解消し、かつ特性
の向上に寄与する半導体装置の製造方法を提供すること
を目的とする。
バイポーラトランジスタの特性劣化を解消し、かつ特性
の向上に寄与する半導体装置の製造方法を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】本出願の請求項１の発明
は、バイポーラトランジスタ及びＭＯＳトランジスタを
有する半導体装置の製造方法において、前記バイポーラ
トランジスタ形成領域を、前記ＭＯＳトランジスタのゲ
ート形成時に、ゲート絶縁膜及びゲート形成材料で被覆
する工程と、前記バイポーラトランジスタ形成領域及
び、前記ＭＯＳトランジスタのゲート形成領域以外の前
記ゲート形成材料を除去する工程と、層間絶縁膜を形成
する工程と、前記ゲート絶縁膜及びゲート形成材料とで
被覆されたところのバイポーラトランジスタ形成領域中
の少なくとも一部領域の層間絶縁膜及びゲート形成材料
及びゲート絶縁膜を除去することにより、開口部を設け
る工程と、前記開口部内に絶縁膜のサイドウォールを形
成する工程と、前記開口部内に導電体を埋め込む工程を
含むことを特徴とする半導体装置の製造方法であって、
これにより上記目的を達成するものである。
は、バイポーラトランジスタ及びＭＯＳトランジスタを
有する半導体装置の製造方法において、前記バイポーラ
トランジスタ形成領域を、前記ＭＯＳトランジスタのゲ
ート形成時に、ゲート絶縁膜及びゲート形成材料で被覆
する工程と、前記バイポーラトランジスタ形成領域及
び、前記ＭＯＳトランジスタのゲート形成領域以外の前
記ゲート形成材料を除去する工程と、層間絶縁膜を形成
する工程と、前記ゲート絶縁膜及びゲート形成材料とで
被覆されたところのバイポーラトランジスタ形成領域中
の少なくとも一部領域の層間絶縁膜及びゲート形成材料
及びゲート絶縁膜を除去することにより、開口部を設け
る工程と、前記開口部内に絶縁膜のサイドウォールを形
成する工程と、前記開口部内に導電体を埋め込む工程を
含むことを特徴とする半導体装置の製造方法であって、
これにより上記目的を達成するものである。
【００１４】本出願の請求項２の発明は、バイポーラト
ランジスタ及びＭＯＳトランジスタを有する半導体装置
の製造方法において、前記バイポーラトランジスタ形成
領域を、前記ＭＯＳトランジスタのゲート形成時に、ゲ
ート絶縁膜及びゲート形成材料で被覆する工程と、前記
バイポーラトランジスタ形成領域及び、前記ＭＯＳトラ
ンジスタのゲート形成領域以外の前記ゲート形成材料を
除去する工程と、層間絶縁膜を形成する工程と、前記ゲ
ート絶縁膜及びゲート形成材料とで被覆されたところの
バイポーラトランジスタ形成領域中の少なくとも一部領
域の層間絶縁膜及びゲート形成材料及びゲート絶縁膜を
除去することにより、開口部を設ける工程と、前記開口
部内に導電体のサイドウォールを形成する工程と、前記
開口部内に絶縁膜のサイドウォールを形成する工程と、
前記開口部内に導電体を埋め込む工程を含むことを特徴
とする半導体装置の製造方法であって、これにより上記
目的を達成するものである。
ランジスタ及びＭＯＳトランジスタを有する半導体装置
の製造方法において、前記バイポーラトランジスタ形成
領域を、前記ＭＯＳトランジスタのゲート形成時に、ゲ
ート絶縁膜及びゲート形成材料で被覆する工程と、前記
バイポーラトランジスタ形成領域及び、前記ＭＯＳトラ
ンジスタのゲート形成領域以外の前記ゲート形成材料を
除去する工程と、層間絶縁膜を形成する工程と、前記ゲ
ート絶縁膜及びゲート形成材料とで被覆されたところの
バイポーラトランジスタ形成領域中の少なくとも一部領
域の層間絶縁膜及びゲート形成材料及びゲート絶縁膜を
除去することにより、開口部を設ける工程と、前記開口
部内に導電体のサイドウォールを形成する工程と、前記
開口部内に絶縁膜のサイドウォールを形成する工程と、
前記開口部内に導電体を埋め込む工程を含むことを特徴
とする半導体装置の製造方法であって、これにより上記
目的を達成するものである。
【００１５】本出願の請求項３の発明は、バイポーラト
ランジスタ及びＭＯＳトランジスタを有する半導体装置
の製造方法において、前記バイポーラトランジスタ形成
領域を、前記ＭＯＳトランジスタのゲート形成時に、ゲ
ート絶縁膜及びゲート形成材料で被覆する工程と、前記
バイポーラトランジスタ形成領域及び、前記ＭＯＳトラ
ンジスタのゲート形成領域以外の前記ゲート形成材料を
除去する工程と、層間絶縁膜を形成する工程と、前記ゲ
ート絶縁膜及びゲート形成材料とで被覆されたところの
バイポーラトランジスタ形成領域中の少なくとも一部領
域の層間絶縁膜及びゲート形成材料をＲＩＥにより除去
することにより、開口部を設ける工程と、前記開口部内
のゲート絶縁膜を、Ｗｅｔエッチングにより除去する工
程と、前記開口部内に絶縁膜のサイドウォールを形成す
る工程と、前記開口部内に導電体を埋め込む工程を含む
ことを特徴とする半導体装置の製造方法であって、これ
により上記目的を達成するものである。
ランジスタ及びＭＯＳトランジスタを有する半導体装置
の製造方法において、前記バイポーラトランジスタ形成
領域を、前記ＭＯＳトランジスタのゲート形成時に、ゲ
ート絶縁膜及びゲート形成材料で被覆する工程と、前記
バイポーラトランジスタ形成領域及び、前記ＭＯＳトラ
ンジスタのゲート形成領域以外の前記ゲート形成材料を
除去する工程と、層間絶縁膜を形成する工程と、前記ゲ
ート絶縁膜及びゲート形成材料とで被覆されたところの
バイポーラトランジスタ形成領域中の少なくとも一部領
域の層間絶縁膜及びゲート形成材料をＲＩＥにより除去
することにより、開口部を設ける工程と、前記開口部内
のゲート絶縁膜を、Ｗｅｔエッチングにより除去する工
程と、前記開口部内に絶縁膜のサイドウォールを形成す
る工程と、前記開口部内に導電体を埋め込む工程を含む
ことを特徴とする半導体装置の製造方法であって、これ
により上記目的を達成するものである。
【００１６】本出願の請求項４の発明は、バイポーラト
ランジスタ及びＭＯＳトランジスタを有する半導体装置
の製造方法において、前記バイポーラトランジスタ形成
領域を、前記ＭＯＳトランジスタのゲート形成時に、ゲ
ート絶縁膜及びゲート形成材料で被覆する工程と、前記
バイポーラトランジスタ形成領域及び、前記ＭＯＳトラ
ンジスタのゲート形成領域以外の前記ゲート形成材料を
除去する工程と、層間絶縁膜を形成する工程と、前記ゲ
ート絶縁膜及びゲート形成材料とで被覆されたところの
バイポーラトランジスタ形成領域中の少なくとも一部領
域の層間絶縁膜及びゲート形成材料をＲＩＥにより除去
することにより、開口部を設ける工程と、前記開口部内
のゲート絶縁膜を、Ｗｅｔエッチングにより除去する工
程と、前記開口部内に導電体のサイドウォールを形成す
る工程と、前記開口部内に絶縁膜のサイドウォールを形
成する工程と、前記開口部内に導電体を埋め込む工程を
含むことを特徴とする半導体装置の製造方法であって、
これにより上記目的を達成するものである。
ランジスタ及びＭＯＳトランジスタを有する半導体装置
の製造方法において、前記バイポーラトランジスタ形成
領域を、前記ＭＯＳトランジスタのゲート形成時に、ゲ
ート絶縁膜及びゲート形成材料で被覆する工程と、前記
バイポーラトランジスタ形成領域及び、前記ＭＯＳトラ
ンジスタのゲート形成領域以外の前記ゲート形成材料を
除去する工程と、層間絶縁膜を形成する工程と、前記ゲ
ート絶縁膜及びゲート形成材料とで被覆されたところの
バイポーラトランジスタ形成領域中の少なくとも一部領
域の層間絶縁膜及びゲート形成材料をＲＩＥにより除去
することにより、開口部を設ける工程と、前記開口部内
のゲート絶縁膜を、Ｗｅｔエッチングにより除去する工
程と、前記開口部内に導電体のサイドウォールを形成す
る工程と、前記開口部内に絶縁膜のサイドウォールを形
成する工程と、前記開口部内に導電体を埋め込む工程を
含むことを特徴とする半導体装置の製造方法であって、
これにより上記目的を達成するものである。
【００１７】
【作用】本発明によれば、バイポーラトランジスタ及び
ＭＯＳトランジスタを有する半導体装置の製造方法にお
いて、前記バイポーラトランジスタ形成領域を、前記Ｍ
ＯＳトランジスタのゲート形成時に、前記ゲート形成材
料で被覆するとともに、本ゲート形成材料を、バイポー
ラトランジスタのベース電極として用いるようにしたの
で、これにより上述した目的が達成される。
ＭＯＳトランジスタを有する半導体装置の製造方法にお
いて、前記バイポーラトランジスタ形成領域を、前記Ｍ
ＯＳトランジスタのゲート形成時に、前記ゲート形成材
料で被覆するとともに、本ゲート形成材料を、バイポー
ラトランジスタのベース電極として用いるようにしたの
で、これにより上述した目的が達成される。
【００１８】即ち、かかる方法によれば、ＲＩＥにより
全面エッチバックしてＭＯＳトランジスタのゲート形成
領域にサイドウォール酸化膜を形成する工程において、
バイポーラトランジスタ形成領域においてはそのアクテ
ィブ部がゲート形成材料で被覆されているので、ＲＩＥ
ダメージを受けることがなく、特性劣化を生じない。
全面エッチバックしてＭＯＳトランジスタのゲート形成
領域にサイドウォール酸化膜を形成する工程において、
バイポーラトランジスタ形成領域においてはそのアクテ
ィブ部がゲート形成材料で被覆されているので、ＲＩＥ
ダメージを受けることがなく、特性劣化を生じない。
【００１９】なおかつ、前記ゲート形成材料は、バイポ
ーラトランジスタのベース電極として用いられ、これに
より、エミッタ，ベース電極間距離が、従来に比較して
大幅に縮小化され、素子面積縮小による、寄生容量の低
減、集積度の向上が図れ、特性向上が実現される。
ーラトランジスタのベース電極として用いられ、これに
より、エミッタ，ベース電極間距離が、従来に比較して
大幅に縮小化され、素子面積縮小による、寄生容量の低
減、集積度の向上が図れ、特性向上が実現される。
【００２０】
【実施例】以下、本発明の具体的な実施例を図面を参照
して説明する。なお当然のことではあるが、本発明は実
施例により限定を受けるものではない。
して説明する。なお当然のことではあるが、本発明は実
施例により限定を受けるものではない。
【００２１】実施例１ 本実施例について、図１（ａ）〜（ｇ）を用いて説明す
る。図１（ａ）〜（ｇ）は、本実施例におけるＢｉＣＭ
ＯＳトランジスタの製造工程におけるバイポーラトラン
ジスタ部とＰチャネルＭＯＳトランジスタ部のシリコン
基板の上部の断面図である。
る。図１（ａ）〜（ｇ）は、本実施例におけるＢｉＣＭ
ＯＳトランジスタの製造工程におけるバイポーラトラン
ジスタ部とＰチャネルＭＯＳトランジスタ部のシリコン
基板の上部の断面図である。
【００２２】本実施例においては、次に述べる各工程に
より、ＢｉＣＭＯＳトランジスタを得た。
より、ＢｉＣＭＯＳトランジスタを得た。
【００２３】図１（ａ）に示すように、基板１におい
て、バイポーラトランジスタのコレクタ領域及びＰ Ｍ
ＯＳ ＦＥＴ領域にＮ- 層１ａ、バイポーラトランジス
タとＣＭＯＳ分離領域にＰ+ アイソレーション１ｂ、Ｐ
ＭＯＳソース，ドレイン領域にＰ+ 層１ｃ、及びフィ
ールド酸化膜２を形成した後に、熱酸化によってバイポ
ーラトランジスタとＣＭＯＳトランジスタに１０ｎｍの
厚さのゲート酸化膜３１を形成する。その後、減圧ＣＶ
Ｄ法により、３００ｎｍ程度の厚さにポリシリコンを形
成する。次にＲＩＥにより、バイポーラトランジスタの
アクティブ領域及びＭＯＳのゲート電極部を残して、前
記ポリシリコンを加工し、図１（ａ）に３２で示すポリ
シリコンゲート電極部を得る。
て、バイポーラトランジスタのコレクタ領域及びＰ Ｍ
ＯＳ ＦＥＴ領域にＮ- 層１ａ、バイポーラトランジス
タとＣＭＯＳ分離領域にＰ+ アイソレーション１ｂ、Ｐ
ＭＯＳソース，ドレイン領域にＰ+ 層１ｃ、及びフィ
ールド酸化膜２を形成した後に、熱酸化によってバイポ
ーラトランジスタとＣＭＯＳトランジスタに１０ｎｍの
厚さのゲート酸化膜３１を形成する。その後、減圧ＣＶ
Ｄ法により、３００ｎｍ程度の厚さにポリシリコンを形
成する。次にＲＩＥにより、バイポーラトランジスタの
アクティブ領域及びＭＯＳのゲート電極部を残して、前
記ポリシリコンを加工し、図１（ａ）に３２で示すポリ
シリコンゲート電極部を得る。
【００２４】次に減圧ＣＶＤ法により、シリコン基板１
の全面に３００ｎｍ程度の厚さに酸化膜を形成した後、
ＲＩＥにより全面エッチバックすると、図１（ｂ）に示
すように、ゲート電極部３２にサイドウォール酸化膜３
３が形成される。
の全面に３００ｎｍ程度の厚さに酸化膜を形成した後、
ＲＩＥにより全面エッチバックすると、図１（ｂ）に示
すように、ゲート電極部３２にサイドウォール酸化膜３
３が形成される。
【００２５】次にＰ ＭＯＳソース，ドレイン領域にＰ
+ イオン注入によりＰ+ 層１ｄを形成する。
+ イオン注入によりＰ+ 層１ｄを形成する。
【００２６】その後、バイポーラトランジスタ部のポリ
シリコンにＰ+ イオン注入を、ＭＯＳのゲート電極部に
Ｎ+ イオン注入を行う。
シリコンにＰ+ イオン注入を、ＭＯＳのゲート電極部に
Ｎ+ イオン注入を行う。
【００２７】次に図１（ｃ）に示すように、減圧ＣＶＤ
法により、シリコン基板の全面に３００ｎｍ程度の厚さ
に酸化膜４を形成する。
法により、シリコン基板の全面に３００ｎｍ程度の厚さ
に酸化膜４を形成する。
【００２８】次に図１（ｄ）に示すように、バイポーラ
トランジスタのアクティブ領域を開口する。開口を５で
示す。この時、レジストをマスクとして、例えばＣＨＦ
3 及びＯ2 混合ガスで酸化膜を異方性エッチングし、ひ
き続き例えば、ＳＦ6 及びＣ2 Ｃｌ3 ガス系でポリシリ
コン膜を異方性エッチングする。このポリシリコン膜エ
ッチング時に条件を最適化することで、ポリシリコン膜
直下のゲート酸化膜を残存させることが可能である。そ
の後、ウェットエッチングにより、開口部の酸化膜を除
去する。前記方法により、バイポーラトランジスタのア
クティブ領域をダメージレスで開口できる。
トランジスタのアクティブ領域を開口する。開口を５で
示す。この時、レジストをマスクとして、例えばＣＨＦ
3 及びＯ2 混合ガスで酸化膜を異方性エッチングし、ひ
き続き例えば、ＳＦ6 及びＣ2 Ｃｌ3 ガス系でポリシリ
コン膜を異方性エッチングする。このポリシリコン膜エ
ッチング時に条件を最適化することで、ポリシリコン膜
直下のゲート酸化膜を残存させることが可能である。そ
の後、ウェットエッチングにより、開口部の酸化膜を除
去する。前記方法により、バイポーラトランジスタのア
クティブ領域をダメージレスで開口できる。
【００２９】次に図２（ｅ）に示すように、バイポーラ
トランジスタのアクティブ領域開口部に、減圧ＣＶＤ法
及びそれにひき続くＲＩＥにより、ポリシリコン膜のサ
イドウォール６１を形成する。この時、基板シリコンが
エッチングにさらされることを防止するために、バイポ
ーラトランジスタのアクティブ領域開口部に０．５〜１
ｎｍ程度の極薄の酸化膜６２を形成し、エッチングのス
トッパーとする。
トランジスタのアクティブ領域開口部に、減圧ＣＶＤ法
及びそれにひき続くＲＩＥにより、ポリシリコン膜のサ
イドウォール６１を形成する。この時、基板シリコンが
エッチングにさらされることを防止するために、バイポ
ーラトランジスタのアクティブ領域開口部に０．５〜１
ｎｍ程度の極薄の酸化膜６２を形成し、エッチングのス
トッパーとする。
【００３０】前記膜厚程度の極薄の酸化膜６２は、エッ
チングストッパーとするに十分な膜厚であるとともに、
基板とのコンタクトをとるのに妨げにならない程度の薄
さの膜厚である。ひき続き、前記ポリシリコン膜のサイ
ドウォール６１の表面及びバイポーラトランジスタのア
クティブ領域露出部分を酸化し、１０ｎｍ程度の酸化膜
６３を形成する。この時、基板中に、ポリシリコン膜か
ら、Ｐ+ 不純物が拡散し、コンタクト領域１ｅが形成さ
れる。
チングストッパーとするに十分な膜厚であるとともに、
基板とのコンタクトをとるのに妨げにならない程度の薄
さの膜厚である。ひき続き、前記ポリシリコン膜のサイ
ドウォール６１の表面及びバイポーラトランジスタのア
クティブ領域露出部分を酸化し、１０ｎｍ程度の酸化膜
６３を形成する。この時、基板中に、ポリシリコン膜か
ら、Ｐ+ 不純物が拡散し、コンタクト領域１ｅが形成さ
れる。
【００３１】次に図２（ｆ）に示すように、減圧ＣＶＤ
法及びそれにひき続くＲＩＥにより、シリコン窒化膜の
サイドウォール７を形成する。この時、例えばＣＨ2 Ｆ
2 ＋ＣＯ2 ガスによる異方性エッチ技術を用いること
で、シリコン窒化膜の対酸化膜高選択比エッチングが可
能となり、ＲＩＥ時シリコン窒化膜の下に存在する酸化
膜が、ストッパーとして機能し、バイポーラトランジス
タのアクティブ領域開口部がＲＩＥにさらされることが
無い。ひき続き、ウェットエッチングにより、アクティ
ブ領域開口部の酸化膜６２を除去する。
法及びそれにひき続くＲＩＥにより、シリコン窒化膜の
サイドウォール７を形成する。この時、例えばＣＨ2 Ｆ
2 ＋ＣＯ2 ガスによる異方性エッチ技術を用いること
で、シリコン窒化膜の対酸化膜高選択比エッチングが可
能となり、ＲＩＥ時シリコン窒化膜の下に存在する酸化
膜が、ストッパーとして機能し、バイポーラトランジス
タのアクティブ領域開口部がＲＩＥにさらされることが
無い。ひき続き、ウェットエッチングにより、アクティ
ブ領域開口部の酸化膜６２を除去する。
【００３２】次に図２（ｇ）に示すように減圧ＣＶＤ法
により、１０〜２０ｎｍ程度のポリシリコン膜を形成
し、イオン注入及びアニールより、ベース不純物及びエ
ミッタ不純物を導入する。前記ポリシリコン膜は、バイ
ポーラトランジスタのエミッタ電極として機能するもの
であるので、必要部分を除いて、除去し、エミッタ電極
８とする。
により、１０〜２０ｎｍ程度のポリシリコン膜を形成
し、イオン注入及びアニールより、ベース不純物及びエ
ミッタ不純物を導入する。前記ポリシリコン膜は、バイ
ポーラトランジスタのエミッタ電極として機能するもの
であるので、必要部分を除いて、除去し、エミッタ電極
８とする。
【００３３】上記工程にひき続き、通常の電極形成工程
により、メタル配線を形成する（図示せず）。
により、メタル配線を形成する（図示せず）。
【００３４】以上、詳しく説明したように本発明を用い
れば、サイドウォール形成時のＲＩＥ及びバイポーラト
ランジスタのコンタクト形成時のＲＩＥによるダメージ
をなくして、バイポーラトランジスタへの特性の影響を
解消した。バイポーラトランジスタとＭＯＳ ＦＥＴを
同一基板上に有する半導体装置を提供することが可能と
なる。
れば、サイドウォール形成時のＲＩＥ及びバイポーラト
ランジスタのコンタクト形成時のＲＩＥによるダメージ
をなくして、バイポーラトランジスタへの特性の影響を
解消した。バイポーラトランジスタとＭＯＳ ＦＥＴを
同一基板上に有する半導体装置を提供することが可能と
なる。
【００３５】更に、サイドウォール形成時にバイポーラ
トランジスタの保護層として機能する、ＭＯＳのゲート
電極材料を、同時にバイポーラトランジスタのベース取
り出し電極として用い、本ベース取り出し電極とエミッ
タ電極とを、サイドウォール形成された絶縁膜により、
自己整合で分離することで、ベース取り出し電極とエミ
ッタ電極との距離を縮小し、素子面積縮小による寄生容
量低減、集積度向上等による、性能向上を達成すること
が可能となる。しかも、本発明によれば、バイポーラト
ランジスタのアクティブ部が、ドライエッチングにさら
されることがないため、基板シリコンのエッチングがな
く、エミッタ，ベースの浅接合化が可能となる。
トランジスタの保護層として機能する、ＭＯＳのゲート
電極材料を、同時にバイポーラトランジスタのベース取
り出し電極として用い、本ベース取り出し電極とエミッ
タ電極とを、サイドウォール形成された絶縁膜により、
自己整合で分離することで、ベース取り出し電極とエミ
ッタ電極との距離を縮小し、素子面積縮小による寄生容
量低減、集積度向上等による、性能向上を達成すること
が可能となる。しかも、本発明によれば、バイポーラト
ランジスタのアクティブ部が、ドライエッチングにさら
されることがないため、基板シリコンのエッチングがな
く、エミッタ，ベースの浅接合化が可能となる。
【００３６】
【発明の効果】本発明によれば、バイポーラトランジス
タの特性劣化を解消し、かつ特性の向上を達成した半導
体装置の製造方法を提供することができる。
タの特性劣化を解消し、かつ特性の向上を達成した半導
体装置の製造方法を提供することができる。
【図１】実施例１の工程を示す断面図である。
【図２】従来例の工程を示す断面図である。
【図３】従来例の工程を示す断面図である。
【図４】従来例の工程を示す断面図である。
１ 基板 １ａ Ｎ- 層 １ｂ Ｐ＋アイソレーション １ｃ Ｐ+ 層 １ｄ Ｐ+ 層 ３２ ポリシリコン ４ 酸化膜 ６１ ポリシリコン膜のサイドウォール ７ シリコン窒化膜のサイドウォール
Claims (4)
- 【請求項１】バイポーラトランジスタ及びＭＯＳトラン
ジスタを有する半導体装置の製造方法において、 前記バイポーラトランジスタ形成領域を、前記ＭＯＳト
ランジスタのゲート形成時に、ゲート絶縁膜及びゲート
形成材料で被覆する工程と、 前記バイポーラトランジスタ形成領域及び、前記ＭＯＳ
トランジスタのゲート形成領域以外の前記ゲート形成材
料を除去する工程と、 層間絶縁膜を形成する工程と、 前記ゲート絶縁膜及びゲート形成材料とで被覆されたと
ころのバイポーラトランジスタ形成領域中の少なくとも
一部領域の層間絶縁膜及びゲート形成材料及びゲート絶
縁膜を除去することにより、開口部を設ける工程と、 前記開口部内に絶縁膜のサイドウォールを形成する工程
と、 前記開口部内に導電体を埋め込む工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】バイポーラトランジスタ及びＭＯＳトラン
ジスタを有する半導体装置の製造方法において、 前記バイポーラトランジスタ形成領域を、前記ＭＯＳト
ランジスタのゲート形成時に、ゲート絶縁膜及びゲート
形成材料で被覆する工程と、 前記バイポーラトランジスタ形成領域及び、前記ＭＯＳ
トランジスタのゲート形成領域以外の前記ゲート形成材
料を除去する工程と、 層間絶縁膜を形成する工程と、 前記ゲート絶縁膜及びゲート形成材料とで被覆されたと
ころのバイポーラトランジスタ形成領域中の少なくとも
一部領域の層間絶縁膜及びゲート形成材料及びゲート絶
縁膜を除去することにより、開口部を設ける工程と、 前記開口部内に導電体のサイドウォールを形成する工程
と、 前記開口部内に絶縁膜のサイドウォールを形成する工程
と、 前記開口部内に導電体を埋め込む工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項３】バイポーラトランジスタ及びＭＯＳトラン
ジスタを有する半導体装置の製造方法において、 前記バイポーラトランジスタ形成領域を、前記ＭＯＳト
ランジスタのゲート形成時に、ゲート絶縁膜及びゲート
形成材料で被覆する工程と、 前記バイポーラトランジスタ形成領域及び、前記ＭＯＳ
トランジスタのゲート形成領域以外の前記ゲート形成材
料を除去する工程と、 層間絶縁膜を形成する工程と、 前記ゲート絶縁膜及びゲート形成材料とで被覆されたと
ころのバイポーラトランジスタ形成領域中の少なくとも
一部領域の層間絶縁膜及びゲート形成材料をＲＩＥによ
り除去することにより、開口部を設ける工程と、 前記開口部内のゲート絶縁膜を、ウェットエッチングに
より除去する工程と、 前記開口部内に絶縁膜のサイドウォールを形成する工程
と、 前記開口部内に導電体を埋め込む工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項４】バイポーラトランジスタ及びＭＯＳトラン
ジスタを有する半導体装置の製造方法において、 前記バイポーラトランジスタ形成領域を、前記ＭＯＳト
ランジスタのゲート形成時に、ゲート絶縁膜及びゲート
形成材料で被覆する工程と、 前記バイポーラトランジスタ形成領域及び、前記ＭＯＳ
トランジスタのゲート形成領域以外の前記ゲート形成材
料を除去する工程と、 層間絶縁膜を形成する工程と、 前記ゲート絶縁膜及びゲート形成材料とで被覆されたと
ころのバイポーラトランジスタ形成領域中の少なくとも
一部領域の層間絶縁膜及びゲート形成材料をＲＩＥによ
り除去することにより、開口部を設ける工程と、 前記開口部内のゲート絶縁膜を、ウェットエッチングに
より除去する工程と、 前記開口部内に導電体のサイドウォールを形成する工程
と、 前記開口部内に絶縁膜のサイドウォールを形成する工程
と、 前記開口部内に導電体を埋め込む工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13430192A JPH05304261A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13430192A JPH05304261A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304261A true JPH05304261A (ja) | 1993-11-16 |
Family
ID=15125088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13430192A Pending JPH05304261A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021747A (ja) * | 2006-07-11 | 2008-01-31 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2008021746A (ja) * | 2006-07-11 | 2008-01-31 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
| US7774662B2 (en) | 2004-02-19 | 2010-08-10 | International Business Machines Corporation | Method and structure for picosecond-imaging-circuit-analysis based built-in-self-test diagnostic |
-
1992
- 1992-04-27 JP JP13430192A patent/JPH05304261A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7774662B2 (en) | 2004-02-19 | 2010-08-10 | International Business Machines Corporation | Method and structure for picosecond-imaging-circuit-analysis based built-in-self-test diagnostic |
| JP2008021747A (ja) * | 2006-07-11 | 2008-01-31 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2008021746A (ja) * | 2006-07-11 | 2008-01-31 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
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