JP2008021747A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】エミッタ領域の基板1上からLOCOS層15B上にかけてシリコンゲルマニウム層51を連続して形成する。次に、エミッタ59領域のシリコンゲルマニウム層51上にエミッタ59を形成する。そして、エミッタ59が形成された基板1上にシリコン酸化膜を形成し、次に当該シリコン酸化膜をエッチバックすることによって、エミッタ59の側面にサイドウォール61Aを形成する。その後、基板1上にTiを形成し熱処理を施して、チタンシリサイド膜67を形成する。サイドウォール61Aを形成する工程では、LOCOSエッジ90上にサイドウォール61Bを付随的に形成する。
【選択図】図2
Description
なお、図35に示すように、エピタキシャル成長法によって形成されるシリコンゲルマニウム層は、通常、3層構造となっている。これら3層のうち、実際にGeがドープされているのは中央の層だけで、上方に形成されているCap Si層と、下方に形成されているBottom Si層はノンドープの層である。Cap Si層はcenter SiGe層の安定化や、ベースに含まれるボロンとエミッタ(Emitter)に含まれるリンの拡散領域となっており、Emitter/Base接合の場を提供する、などの役割を持つ。このような3層構造の層をベース及びベース引き出し電極の材料膜に使用する場合、SiGe層自体はチタンシリサイド化しにくいが、Cap Si層をチタンシリサイド化することでベース引き出し電極の抵抗を下げることができる。
A.Chantre et al."A high performance low complexity SiGe HBT for BiCMOS integration",IEEE BIPOLAR/BiCMOS Circuits and Technology Meeting(BCTM)5.2,pp.93−96,(1998)
例えば、ベース材料が(Cap Si層/Center SiGe層/Bottom Si層からなる3層構造の)シリコンゲルマニウム層であり、金属膜がTi(チタン)である場合には、LOCOSエッジでのCap Si層の消費を抑えることができ、Center SiGe層とTiとの接触を防止することができる。これにより、LOCOSエッジでのCenter SiGe層のチタンシリサイド化を抑制することができるので、チタンシリサイドによるシリコンゲルマニウム層の貫通を防止することができる。
発明2の半導体装置の製造方法によれば、エミッタ領域の基板上からLOCOS層上にかけて連続して形成されたベース材料膜のうち、LOCOSエッジ上に存在する部位の合金化を抑制することができる。
例えば、ベース材料が(Cap Si層/center SiGe層/Bottom Si層からなる)3層構造のシリコンゲルマニウム層であり、金属膜がTi(チタン)である場合には、LOCOSエッジでのCap Si層の消費を抑えることができ、center SiGe層とTiとの接触を防止することができる。これにより、LOCOSエッジ付近でのcenter SiGe層のチタンシリサイド化を抑制することができるので、チタンシリサイドによるシリコンゲルマニウム層の貫通を防止することができる。
このような構成であれば、エミッタの側面にサイドウォールを形成する際に、LOCOSエッジに沿って絶縁膜をサイドウォールのように(即ち、セルフアラインで)残すことができるので、LOCOSエッジでのベース材料膜の合金化を抑制することができる。フォトマスクと基板とを高精度に位置合わせしなくても、LOCOSエッジに絶縁膜を残すことができるので、製造コストの抑制に寄与することができる。
ここで、本発明者は、MOS領域をシリコン酸化膜で保護した状態で、基板にバイポーラトランジスタを形成するための熱処理を施すと、最表面のシリコン酸化膜から意図しないガスが出てきて炉内に拡散し、当該ガスがベース材料膜に触れてその膜質が損なわれてしまう、という知見を得た。本発明者の経験によれば、このようなベース材料膜における膜質低下の傾向は、シリコン酸化膜をTEOS(tetra ethyl ortho silicate)を用いて形成し、ベース材料膜をシリコンゲルマニウム(SiGe)としたときに特に顕著となる。
このような構成であれば、LOCOSエッジでの合金膜の形成を抑制することができ、合金膜によるベース材料膜の貫通を防止することができる。従って、半導体装置の歩留まりを高めることができると共に、その信頼性を高く維持することができる。
図1に示すように、この半導体装置は、ベース51がシリコンゲルマニウム(SiGe)層からなるヘテロ接合バイポーラトランジスタ(以下、「SiGe−HBT」という。)50と、PMOSトランジスタ60と、上部電極及び下部電極が例えばポリシリコンからなるキャパシタ70と、NMOSトランジスタ80と、を含んだ構成となっている。
SiGe−HBT50は、バイポーラトランジスタが形成される領域(以下、「バイポーラ領域」という。)の基板1上に形成されており、PMOSトランジスタ60と、キャパシタ70及びNMOSトランジスタ80は、CMOSトランジスタ等が形成される領域(以下、「CMOS領域という。)の基板1上に形成されている。
次に、上述した半導体装置の製造方法について説明する。
次に、図23に示すように、ポリシリコン膜59を基板1上の全面に形成する。このポリシリコン膜59は例えばリン(P)を多量に含んだ膜であり、例えばP−CVD法によって2500Å程度の厚さに形成する。また、このポリシリコン膜59へのリンの添加はin−situ(即ち、成膜中にドーピングすること)で行う。図23において、リンを含むポリシリコン膜59と、ベース電極51Aとが直接接触している部分がEB接合領域である。なお、上記EB接合領域における固層エピ化対策のため、ポリシリコン膜59を形成する前に基板にRTA(rapid thermal oxidation)処理を施しておくことが好ましい。ここで、固層エピ化とは、ポリシリコン膜59が、下層のシリコンゲルマニウム層51Aの結晶状態を反映してエピタキシャル成長することである。こうしてできたポリシリコン膜59は単結晶であるため、後工程の熱処理(アニール)によって膜中に含有するリンがシリコンゲルマニウム層51A中に拡散しにくくなる。そのために所望のEB接合を得ることができなくなるので、固層エピ化は避けるほうが望ましい。
1A シリコン基板
1B シリコン層
2、8、11、41 シリコン酸化膜
3、5 パッド酸化膜
4 Buried N+層
6 Deep Nwell層
7 N−Sink(N−)層
13 DTI層
14 素子分離層
15A〜15C LOCOS層
16 Pウェル層
17 Nウェル層
18 ゲート酸化膜
19 ゲート電極
21 下部電極
22 ポリシリコン膜
22A 端部
25 誘電体
27 上部電極
29、31、32 サイドウォール
41、53 シリコン酸化膜(TEOS膜)
43 SIC−1層
45 コレクタN+層
47、55 ポリシリコン膜
50 SiGe−HBT
51 シリコンゲルマニウム層(ベース)
51A ベース電極
51B ベース引き出し電極
57 SIC−2層
59 ポリシリコン膜(エミッタ)
60 PMOSトランジスタ
61A、61B サイドウォール(TEOS膜)
63 P+層
67 シリサイド
69 層間絶縁膜
70 キャパシタ
71 コンタクトホール
73 配線部
80 NMOSトランジスタ
90 LOCOSエッジ
91 段差
R1〜R11 レジストパターン
Claims (9)
- バイポーラトランジスタを基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にLOCOS層を形成する工程と、
前記エミッタ領域の前記基板上から前記LOCOS層上にかけてベース材料膜を連続して形成する工程と、
前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、
前記エミッタの側面に絶縁膜からなるサイドウォールを形成する工程と、
前記エミッタ領域と前記LOCOS層との境界部分の前記ベース材料膜上に合金化阻止膜を形成する工程と、
前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、
前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - バイポーラトランジスタを基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にLOCOS層を形成する工程と、
前記エミッタ領域の前記基板上から前記LOCOS層上にかけてベース材料膜を連続して形成する工程と、
前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、
前記エミッタが形成された前記基板上に絶縁膜を形成し、次に当該絶縁膜をエッチバックすることによって、前記エミッタの側面にサイドウォールを形成する工程と、
前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、
前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程と、を含み、
前記サイドウォールを形成する工程では、
前記エミッタ領域と前記LOCOS層との境界部分の前記ベース材料膜上に前記絶縁膜を残存させる、ことを特徴とする半導体装置の製造方法。 - バイポーラトランジスタとMOSトランジスタとを同一の基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にLOCOS層を形成する工程と、
前記MOSトランジスタのゲート電極を前記基板上に形成する工程と、
前記エミッタ領域の前記基板上から前記LOCOS層上にかけてベース材料膜を連続して形成する工程と、
前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、
前記ゲート電極と前記エミッタとが形成された前記基板上に絶縁膜を形成し、次に当該絶縁膜をエッチバックすることによって、前記ゲート電極の側面と前記エミッタの側面とにそれぞれサイドウォールを形成する工程と、
前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、
前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程と、を含み、
前記サイドウォールを形成する工程では、
前記エミッタ領域と前記LOCOS層との境界部分の前記ベース材料膜上に前記絶縁膜を残存させる、ことを特徴とする半導体装置の製造方法。 - 前記ベース材料膜を形成する前に、前記LOCOS層上に下地膜を形成して前記境界部分の段差を大きくする工程、をさらに含むことを特徴とする請求項2又は請求項3に記載の半導体装置の製造方法。
- 前記ベース材料膜を形成する前に、前記LOCOS層と前記ゲート電極とが形成された前記基板上の全面に下地膜を形成する工程と、
前記エミッタ領域の前記基板上から前記下地膜を除去して前記境界部分の段差を大きくする工程と、をさらに含み、
前記下地膜を形成する工程では、
前記サイドウォールを形成する際にセルフアラインで前記絶縁膜が前記境界部分に残存するように当該下地膜の膜厚を予め調整しておく、ことを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記下地膜は、下層が保護膜で上層が出ガス防止膜で構成される積層構造の膜であることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記ベース材料膜は、シリコンゲルマニウム(SiGe)であることを特徴とする請求項1から請求項6の何れか一項に記載の半導体装置の製造方法。
- バイポーラトランジスタを基板に有する半導体装置であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板に形成されたLOCOS層と、
前記エミッタ領域の前記基板上から前記LOCOS層上にかけて連続して形成されたベース材料膜と、
前記エミッタ領域の前記ベース材料膜上に形成されたエミッタと、
前記エミッタの側面に形成された絶縁膜からなるサイドウォールと、
前記ベース材料膜に形成された合金膜と、を備え、
前記エミッタ領域と前記LOCOS層との境界部分の前記ベース材料膜上に前記絶縁膜が残存している、ことを特徴とする半導体装置。 - 前記ベース材料膜と前記LOCOS層との間に形成された下地膜、をさらに備え、
前記下地膜が存在することによって、前記境界部分に沿って段差が大きく確保されていることを特徴とする請求項8に記載の半導体装置。
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