JP2003197904A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 リソグラフィの限界を超えてさらに素子構造
の微細化を図ることが可能な半導体装置および半導体装
置の製造方法を提供する。 【解決手段】 基板１１上にゲート絶縁膜５を介して形
成されたゲート電極６と、ゲート電極６の両脇における
基板１の表面層に設けられたＳ／Ｄ拡散層１３と、ゲー
ト電極６の側壁を覆う絶縁膜８と、Ｓ／Ｄ拡散層１３に
接続された状態でゲート電極６の側壁に絶縁膜８を介し
て設けられたサイドウォール状のシリコン膜からなるＳ
／Ｄサイドウォール１０とを備えている。Ｓ／Ｄサイド
ウォール１０は、その周縁を素子分離領域３の開口周縁
上に重ねた状態で設けられている。また、ゲート電極６
は、基板１との境界領域部分が逆テーパ形状に成形され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法において、特には微細化に優れた
構造を有する半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】半導体装置の高集積化および高機能化に
ともない、素子構造の微細化が進展している。素子構造
の微細化を達するためには、拡散層の低抵抗化が必須で
ある。そこで、シリコンからなる半導体基板の表面層に
形成された拡散層の表面層を自己整合的にシリサイド化
するセルフアラインシリサイド（Self Aligned Silicid
e、いわゆるサリサイド）技術が開発され、これにより
拡散層およびゲート電極のコンタクト部分の低抵抗化が
図られている。

【０００３】このようなシリサイドの形成においては、
基板表面の拡散層上に高融点金属膜を形成し、この高融
点金属膜とシリコンとを熱処理によって反応させること
で、拡散層の表面層にシリサイドが成長する。このた
め、拡散層の深さ方向にもシリサイド化が進むため、拡
散層が深くなるという問題が発生する。

【０００４】そこで、拡散層上にシリコンをエピタキシ
ャル成長させ、このエピタキシャル層の表面にシリサイ
ドを成長させることで、拡散層深さを浅くする構造があ
る。図１０には、このような構成の半導体装置の断面図
を示す。この図に示す半導体装置は、半導体基板２０１
上にポリシリコンからなるゲート電極２０３を設けてな
り、ゲート電極２０３の両脇における半導体基板２０１
の表面層には、ソース／ドレイン拡散層２０５が形成さ
れている。また、このソース／ドレイン拡散層２０５の
上部には、ゲート電極２０３の側壁の絶縁性サイドウォ
ール２０７によってゲート電極２０３と分離された状態
でエピタキシャル層２０９が形成され、このエピタキシ
ャル層２０９の表面とゲート電極２０３の表面とに、上
述したサリサイドプロセスによってシリサイド層２１１
が形成されている。

【０００５】このような構成の半導体装置によれば、ソ
ース／ドレイン拡散層２０５上に成長させたエピタキシ
ャル層２０９の表面層においてシリサイド層２１１の成
長が行われるため、シリサイド層２１１による接合リー
クの発生が抑えられ、ソース／ドレイン拡散層２０５を
浅くすることが可能になる。

【０００６】

【発明が解決しようとする課題】ところが、上述した構
成であっても、ソース／ドレイン拡散層に対するコンタ
クトは、ゲート電極脇の基板上に平積みされたシリサイ
ド層において成されるため、接続面積を確保するために
は接続孔の開口面積を確保しなければならない。また、
ゲート線幅もリソグラフィの限界によって制限されるた
め、さらなる素子構造の微細化が困難になってきてい
る。

【０００７】そこで本発明は、リソグラフィの限界を超
えてさらに素子構造の微細化を図ることが可能な半導体
装置および半導体装置の製造方法を提供することを目的
とする。

【０００８】

【課題を解決するための手段】このような目的を達成す
るための本発明の半導体装置は、基板上にゲート絶縁膜
を介して形成されたゲート電極、このゲート電極の両脇
における基板の表面層に設けられたソース／ドレイン拡
散層、ゲート電極の側壁を覆う絶縁膜を備え、さらにソ
ース／ドレイン拡散層に接続された状態でゲート電極の
側壁に前記絶縁膜を介して設けられたサイドウォール状
のシリコン膜からなるソース／ドレインサイドウォール
層が設けられている。

【０００９】このような構成の半導体装置では、ソース
／ドレイン拡散層に接続する状態で、基板上にソース／
ドレインサイドウォール層が設けられる。このため、ソ
ース／ドレインサイドウォール層の側壁における広い面
積において、基板に対して略垂直方向にソース／ドレイ
ンコンタクトが図られる。したがって、ソース／ドレイ
ンに対する接続面積を十分に確保しながらも、基板表面
に占めるソース／ドレインコンタクトの面積を狭めるこ
とができる。

【００１０】また、本発明の半導体装置の製造方法にお
ける第１の製造方法は、上述した構成の半導体装置を形
成するための製造方法であり、次のように行うことを特
徴としている。先ず、第１工程において、基板上にゲー
ト電極層と絶縁層とをこの順に形成した後、当該ゲート
電極層および絶縁層をパターニングしてゲート電極を形
成する。次いで第２工程では、前記ゲート電極の側壁を
絶縁膜で覆い、その後第３工程では、絶縁膜を介してゲ
ート電極の側壁にポリシリコン膜からなるソース／ドレ
インサイドウォール層を形成する。そして、第４工程で
は、このソース／ドレインサイドウォール層中から前記
基板の表面層に不純物を拡散させることによって、当該
基板の表面層にソース／ドレイン拡散層を形成する。

【００１１】また本発明の半導体装置の製造方法におけ
る第２の製造方法は、次のように行うことを特徴として
いる。先ず、第１工程では、基板上にゲート電極層と絶
縁層とをこの順に形成した後、当該基板上に当該ゲート
電極層を所定膜厚で残した状態で当該ゲート電極層およ
び絶縁層をパターニングする。次いで第２工程では、ゲ
ート電極層および絶縁層の側壁にサイドウォール絶縁膜
を形成した後、当該絶縁層およびサイドウォール絶縁膜
から露出した前記ゲート電極層部分を除去することで当
該ゲート電極層からなるゲート電極を形成する。その後
第３工程では、サイドウォール絶縁膜および前記絶縁層
をマスクにして当該サイドウォール絶縁膜の下方に露出
している前記ゲート電極部分を等方的にエッチングし、
当該ゲート電極部分を逆テーパ形状に成型する。

【００１２】このような第２の製造方法では、下部のみ
を露出させ、上方を絶縁層およびサイドウォール絶縁膜
で覆ったゲート電極を形成し、このゲート電極の露出部
分を等方的にエッチングして逆テーパ形状とするため、
エッチング深さを調整することで、ゲート電極の最下部
の幅（すなわちゲート長）が上部の幅よりも狭くなる。
つまり、第１工程におけるゲート電極層のパターニング
限界を超えて、ゲート長を細くすることができる。

【００１３】

【発明の実施の形態】以下、本発明の半導体装置および
半導体装置の製造方法の実施の形態を図面に基づいて詳
細に説明する。

【００１４】＜半導体装置＞図１は本発明の半導体装置
の一例を示す断面図であり、図２は本発明の半導体装置
の一例を示す平面図である。図１は図２のＡ−Ａ’断面
に相当する。また、図２の平面図においては、基板およ
び絶縁膜の図示を省略した。

【００１５】これらの図に示す半導体装置は、基板１の
表面側にＭＯＳトランジスタ２を設けてなる半導体装置
であり、次のように構成されている。すなわち、単結晶
シリコンからなる基板１の表面層には、例えばＳＴＩ
（shallow trench isolation）構造の素子分離領域３が
形成されており、この素子分離領域３によって基板１の
表面層の各アクティブ４を分離している。各アクティブ
領域４は、例えば１７０ｎｍ×５００ｎｍ程度の形状を
有している。

【００１６】そして、この基板１上には、アクティブ領
域４の中央を横切るようにゲート絶縁膜５を介してゲー
ト配線６が形成されており、このゲート配線６において
アクティブ領域４上に配置された部分がＭＯＳトランジ
スタ２のゲート電極となる。尚、以下においては、素子
分離領域３上のゲート配線６部分も含めて、ゲート電極
６と記す。

【００１７】ここで特に、このゲート電極６は、上面
（Ｔｏｐ）の線幅が７０ｎｍ程度であるのに対して、基
板１との境界領域部分が逆テーパ形状に成形されてお
り、これにより底面（Ｂｏｔｔｏｍ）の線幅が４５ｎｍ
程度に縮小され、ゲート長の微細化が図られている。

【００１８】また、このゲート電極６の上面には、接続
抵抗を低下させることを目的としたシリサイド層７が設
けられている。そして、ゲート電極６およびシリサイド
層７の側壁は、絶縁膜８によって完全に覆われているこ
ととする。

【００１９】このようなゲート電極６の側壁には、絶縁
膜８を介して、サイドウォール状のシリコン膜からなる
ソース／ドレインサイドウォール層１０（以下、Ｓ／Ｄ
サイドウォール１０）が設けられている。このＳ／Ｄサ
イドウォール１０は、ゲート電極６における逆テーパ形
状部分を埋め込む状態で設けられ、かつその周縁を素子
分離領域３の開口周縁上に重ねた状態で設けられてい
る。そして、各アクティブ領域４が、ゲート電極６と各
Ｓ／Ｄサイドウォール１０とによって完全に覆われた状
態となっている。尚、Ｓ／Ｄサイドウォール１０は、各
アクティブ領域４に対応して分離された状態で設けられ
ていることとする。

【００２０】また、このＳ／Ｄサイドウォール１０の表
面は、シリサイド層１１で覆われた状態となっており、
このシリサイド層１１の基板１と接する部分は、素子分
離領域３上に配置されることとする。このシリサイド層
１１は、２０ｎｍ程度の膜厚を有していることとする。

【００２１】また、Ｓ／Ｄサイドウォール１０の下方に
おけるアクティブ領域４の表面層には、ゲート電極６の
両脇に分離させてソース／ドレイン拡散層（以下、Ｓ／
Ｄ拡散層）１３が設けられている。これらのＳ／Ｄ拡散
層１３は、ゲート電極６の両側の各Ｓ／Ｄサイドウォー
ル１０にそれぞれ接続されている。

【００２２】以上のような構成のＭＯＳトランジスタ２
は、例えば製造工程上の理由で必要とされた絶縁性のス
トッパ層１４を介して、表面平坦な層間絶縁膜１５で覆
われている。この平坦化絶縁膜１５には、Ｓ／Ｄサイド
ウォール１０の側壁を覆うシリサイド層１１を介して、
このＳ／Ｄサイドウォール１０に達する接続孔１６が設
けられている。この接続孔１６は、例えば１００ｎｍ×
１００ｎｍの開口形状を有している。

【００２３】そして、この接続孔１６内にはプラグ１７
が埋め込まれ、また平坦化絶縁膜１５上には、プラグ１
７に接続された状態で配線１８が形成され、これによっ
て半導体装置が構成されている。

【００２４】このような構成の半導体装置では、基板１
表面のＳ／Ｄドレイン拡散層１３に接続する状態で、基
板１上にＳ／Ｄサイドウォール１０が設けられる。この
ため、このＳ／Ｄサイドウォール１０を覆うシリサイド
１１に達する接続孔１６によって、Ｓ／Ｄサイドウォー
ル１０の側壁における広い面積において、基板１に対し
て略垂直方向にＳ／Ｄコンタクトが図られる。したがっ
て、Ｓ／Ｄ拡散層１３に対する接続面積を十分に確保し
ながらも、基板表面に占めるＳ／Ｄコンタクトの面積を
狭めることができる。この結果、ＭＯＳトランジスタの
微細化を図ることが可能になる。

【００２５】また、Ｓ／Ｄサイドウォール１０は、その
周縁を素子分離領域３の開口周縁上に重ねた状態で設け
られている。このため、Ｓ／Ｄサイドウォール１０の表
面を覆うシリサイド層１１が、アクティブ領域４に接す
ることはなく、シリサイド層１１による接合リークを確
実に防止することができる。また同様に、接続孔１６の
形成においても、アクティブ領域４側への突き抜けを生
じることがない。このため、接続孔１６の開口形状の自
由度が広がり、例えば図３に示すように、ゲート電極６
に沿った矩形の開口形状の接続孔１６（プラグ１７）を
形成することで、接続孔１６形成の際のリソグラフィの
マージンを大きくすることができる。例えば図２に示す
半導体装置と同様の構成において、図３に示すように、
接続孔１６およびコンタクト１７の平面形状のみを、１
００ｎｍ×４００ｎｍ〜６００ｎｍとすることで、接続
孔１６形成の際のリソグラフィのマージンを長手方向に
大きくとることが可能になる。

【００２６】また、以上の図１〜図３を用いて説明した
半導体装置では、ゲート電極６は、基板１との境界領域
部分が逆テーパ形状に成形されているため、ゲート長を
縮小しながらも当該ゲート電極６に対する接続面積を確
保することができる。また、次の製造方法において説明
するように、リソグラフィによるパターニングの限界を
超えてゲート長の微細化を図ることが可能になる。

【００２７】＜半導体装置の製造方法＞ （第１実施形態）図４〜図６は、半導体装置の製造方法
に関する第１実施形態を説明するための断面図である。
以下に、これらの図を用いて上述した構成の半導体装置
の製造手順を説明する。尚ここでは、図１および図２を
用いた説明において各部材に付した符号はそのまま使用
し、製造工程中において用いる新たな材料には異なる符
号を付して説明を行う。

【００２８】先ず、図４（１）に示すように、例えば単
結晶シリコンからなる基板１の表面層に、ＳＴＩ技術を
適用して素子分離領域３を形成し、アクティブ領域４を
分離する。このアクティブ領域４は、アクティブ長Ｌ１
（ゲート長方向の幅）が１７０ｎｍ程度と非常に小さく
形成される。次いで、基板１の表面層にゲート絶縁膜５
を形成すると共に、アクティブ領域４の表面層にしきい
値電圧調整用の不純物を導入する。

【００２９】次いで、基板１上に、ゲート絶縁膜５を介
してポリシリコンからなるゲート電極層１０１を成膜
し、次いで絶縁層１０２を成膜する。この絶縁層１０２
は、後の工程でエッチングストッパとなる層であり、例
えば窒化シリコン膜からなる。また、これらの層１０
１，１０２は、例えばＣＶＤ(chemical vapor depositi
on）法によって、ゲート電極層１０１が２００ｎｍ、絶
縁層１０２が５０ｎｍの膜厚で成膜されることとする。

【００３０】その後、この絶縁層１０２上に、ゲート電
極形成用のレジストパターン１０３を形成する。このレ
ジストパターン１０３は、７０ｎｍの線幅で形成される
こととする。また、レジストパターン１０３間のスペー
ス幅は、２００ｎｍ程度に設定されることとする。

【００３１】次に、図４（２）に示すように、レジスト
パターン（１０３）をマスクにして、絶縁層１０２およ
びゲート電極層１０１をエッチングする。この際、ゲー
ト電極層１０１を全てエッチングせず、５０ｎｍ程度の
膜厚のゲート電極層１０１を基板１上に残してエッチン
グを終了させる。エッチング終了後には、レジストパタ
ーン（１０３）を除去する。

【００３２】次に、図４（３）に示すように、絶縁層１
０２およびゲート電極層１０１の側壁に、例えば酸化シ
リコンからなるサイドウォール絶縁膜１０４を形成す
る。このサイドウォール絶縁膜１０４の形成は、窒化シ
リコンからなる絶縁層１０２およびゲート電極層１０１
を覆う状態でＣＶＤ法によって絶縁膜（酸化シリコン
膜）を成膜し、この絶縁膜を全面エッチバックすること
によって、絶縁層１０２およびゲート電極層１０１の側
壁にサイドウォール状に形成する。ここでは、ゲート電
極層１０１の側壁に、膜厚２０ｎｍのサイドウォール絶
縁膜１０４が形成されるように、絶縁膜の成膜およびエ
ッチングを行うこととする。

【００３３】以上の後、絶縁層１０２およびサイドウォ
ール絶縁膜１０４をマスクにして、ゲート電極層１０１
の露出部分を選択的にエッチング除去し、ゲート絶縁膜
５で覆われた基板１を露出させる。これにより、ポリシ
リコン膜のゲート電極層１０１からなるゲート電極６を
形成する。この際、エッチング形状が逆テーパ形状とな
るようにエッチングを進め、ゲート電極６の最下面部分
（ボトム部分）の幅を１００ｎｍ程度にする。

【００３４】その後、図４（４）に示すように、サイド
ウォール絶縁膜１０４下方に露出しているゲート電極６
部分を等方的にエッチングし、最下部の線幅が５０ｎｍ
程度になるまでエッチングを進める。この際、エッチン
グレートを２ｎｍ／ｍｉｎ程度の非常に遅いレートにし
ておくことで、線幅のばらつきを抑制するようにする。
尚、このエッチングにおいては、上述したエッチング工
程でゲート電極６を逆テーパ形状に加工したことを反映
し、最下部が最も細い形状になる。また、窒化シリコン
からなる絶縁層１０２およびサイドウォール絶縁膜１０
４で覆われているポリシリコン部分、さらにはゲート絶
縁膜５で覆われた単結晶シリコンからなる基板１部分に
は、エッチングの影響が及ぶことはない。

【００３５】次いで、図５（１）に示すように、酸化処
理を行うことによって、ゲート電極６のエッチング側壁
に酸化膜１０５を成長させる。そして、酸化膜１０５と
サイドウォール絶縁膜１０４とによって、ゲート電極６
の側壁を覆う絶縁膜８を形成する。この酸化処理は、例
えばドライ雰囲気に酸素ガスを供給することによって行
い、酸化速度を１ｎｍ／ｍｉｎ程度に抑えることで、成
長のばらつきを抑えることとする。またここでは、片側
について５ｎｍ程度の膜厚の酸化膜１０５を成長させ
る。これにより、ゲート電極６が片側について２．５ｎ
ｍ程度消費され、ゲート電極６における最下部の線幅
（つまりゲート長）を４５ｎｍ程度にする。尚、酸化膜
１０５とゲート電極６とを合わせた幅は６０ｎｍとな
る。

【００３６】さらに、この酸化処理によって、ゲート電
極６の下方のエッジ部分にゲートバーズビークを入れ
（図示省略）、部分的にゲート絶縁膜５を厚膜化し、こ
れによってＧＩＤＬに対して強い構造としている。

【００３７】その後、図５（２）に示すように、基板１
の表面に露出しているゲート絶縁膜５部分を除去する。
この際、ゲート絶縁膜５は酸化膜からなるため、ゲート
電極６の側壁に成長させた酸化膜１０５を残すために、
除去速度を１ｎｍ／ｍｉｎ程度に抑えた処理を行うこと
とする。

【００３８】次いで、図５（３）に示すように、ゲート
電極６の側壁に、絶縁膜８を介してポリシリコン膜から
なるＳ／Ｄサイドウォール１０を形成する。このＳ／Ｄ
サイドウォール１０は、先ず、ゲート電極６を覆う状態
でポリシリコン膜を成膜し、これをエッチバックしてゲ
ート配線６の側壁のみにポリシリコン膜を残すことによ
って形成する。この際、ポリシリコン膜をエッチバック
することによって形成されるＳ／Ｄサイドウォール１０
が、完全にアクティブ領域４を覆い、かつゲート電極
６，６間のＳ／Ｄサイドウォール１０部分が分断される
ように、ポリシリコン膜の成膜とエッチバックとを行
う。この際、Ｓ／Ｄサイドウォール１０は、素子分離領
域３上に３０ｎｍ程度の幅でオーバーラップさせるよう
にする。これにより、Ｓ／Ｄサイドウォール１０の周縁
と素子分離領域３の開口縁部との重なりを完全にする。

【００３９】例えばここでは、ゲート電極６，６間の間
隔が２００ｎｍであり、このゲート電極６，６の側壁に
２０ｎｍの絶縁膜８が形成されているため、ゲート電極
６，６間には１６０ｎｍのスペースが設けられているこ
とになる。また、アクティブ領域４の露出幅は、片側６
０ｎｍ程度になる。このため、例えば、基板１上に１２
０ｎｍの膜厚でポリシリコン膜を成膜し、このポリシリ
コン膜をエッチバックする際には、ゲート電極の側壁に
高さ１５０ｎｍのポリシリコン膜（Ｓ／Ｄサイドウォー
ル１０が残るように、エッチングを行うようにする。こ
れにより、上述した形状のＳ／Ｄサイドウォール１０が
得られる。

【００４０】その後、図５（４）に示すように、アクテ
ィブ領域４上のＳ／Ｄサイドウォール１０を覆い、その
他のＳ／Ｄサイドウォール１０部分を露出させる形状の
レジストパターン１０６を形成する。次いで、レジスト
パターン１０６をマスクにＳ／Ｄサイドウォール１０を
パターンエッチングする。これにより、各アクティブ領
域４に対応させてＳ／Ｄサイドウォール１０を分離する
と共に、Ｓ／Ｄサイドウォール１０の余分な箇所を除去
する。このパターンエッチングの後には、レジストパタ
ーン１０６を除去する。

【００４１】次に、図６（１）に示すように、ゲート電
極６上の窒化シリコンからなる絶縁層１０２をエッチン
グ除去し、ポリシリコンからなるゲート電極６の上面を
露出させる。このエッチングは、ポリシリコンおよび酸
化シリコンに対して選択的に窒化シリコン（絶縁層）が
除去されれば、ドライエッチングであってもウェットエ
ッチングであっても良い。

【００４２】その後、イオン注入法によって、ソース／
ドレイン形成用の不純物をＳ／Ｄサイドウォール１０中
に導入する。この際、ゲート電極６の表面層にも不純物
が導入される。ここでは、次の熱処理において、Ｓ／Ｄ
サイドウォール１０中に導入した不純物を基板１中に拡
散させてＳ／Ｄ拡散層を形成するため、高濃度の不純物
注入を行うこととする。そこで例えば、半導体装置とし
てＮＭＯＳを形成する場合であれば、砒素イオン（Ａｓ
⁺）を、注入エネルギー２０ｋｅＶ、ドーズ量５×１０
⁺¹⁵個／ｃｍ²で導入する。一方、半導体装置としてＰＭ
ＯＳを形成する場合であれば、フッ化ホウ素イオン（Ｂ
Ｆ²⁺）を、注入エネルギー２０ｋｅＶ、ドーズ量３×１
０⁺¹⁵個／ｃｍ²で導入する。尚、先の図５（３）を用い
て説明したＳ／Ｄサイドウォール１０形成のためのポリ
シリコン膜を成膜する工程で、予め不純物を含有させた
ポリシリコン膜を成膜している場合、必ずしも、この工
程を行う必要はない。ただし、図５（３）の工程で、ホ
ウ素を含有するポリシリコン膜を成膜した場合、さらに
本工程においてＳ／Ｄサイドウォール１０中にＰ型不純
物（ホウ素）を導入することで、Ｐ型不純物を高濃度に
できるため、寄生抵抗の影響を受けやすいＰＭＯＳの抵
抗低減を図ることができる。

【００４３】また、ここで形成する半導体装置が、ＰＭ
ＯＳ領域とＮＭＯＳ領域との両方を有するＣＭＯＳであ
る場合には、各領域に不純物を導入する際に、もう一方
の領域をレジストでマスクしておくこととする。尚、先
の図５（３）を用いて説明したポリシリコン膜を成膜す
る工程で、予め不純物を含有させたポリシリコン膜を成
膜している場合、一方の導電型の素子領域のみに不純物
の導入を行えば良い。この場合、レジストのマスクを形
成する工程を１回減らすことができる。また、図５
（３）の工程で、ホウ素を含有するポリシリコン膜を成
膜した場合、本工程においてさらにＰＭＯＳ領域のＳ／
Ｄサイドウォール１０にＰ型不純物（ホウ素）を導入す
ることで、Ｐ型不純物を高濃度にできるため、寄生抵抗
の影響を受けやすいＰＭＯＳの抵抗低減を図ることがで
きる。

【００４４】以上の後、図６（２）に示すように、熱処
理を行うことによってＳ／Ｄサイドウォール１０中の不
純物を基板１の表面層に拡散させると共に、不純物の活
性化を行う。これにより、アクティブ領域４にＳ／Ｄ拡
散層１３を形成する。この熱処理としては、窒素雰囲気
下において１０００℃、１０秒のＲＴＡ（Rapid Therma
l Annealing）を行い、接合深さＸｊ＝２０ｎｍのＳ／
Ｄ拡散層１３を形成する。また、このＳ／Ｄ拡散層１３
が、必ずゲート電極６の端部にオーバーラップするよう
に、不純物を拡散させることとする。

【００４５】その後、図６（３）に示すように、ゲート
電極６の露出表面をシリサイド膜７で覆うと共に、Ｓ／
Ｄサイドウォール１０の露出表面をシリサイド層１１で
覆う。このシリサイド層７，１１は、例えばコバルトシ
リサイドまたはニッケルシリサイド等の高融点金属のシ
リサイドからなり、例えばコバルトシリサイドであれ
ば、次の様に形成する。先ず、基板１上にスパッタ法に
よってコバルト膜を２０ｎｍの膜厚で成膜する。そし
て、１回目の熱処理として、窒素雰囲気下において５５
０℃のＲＴＡを３０秒間行い、ゲート電極６およびＳ／
Ｄサイドウォールを構成するシリコンとコバルトとを選
択的に反応させる。次に、硫酸水溶液を用いたウェット
エッチングによって、未反応のコバルト膜を除去する。
その後、２回目の熱処理として、窒素雰囲気下において
８５０℃のＲＴＡを３０秒間行い、膜厚２０ｎｍのコバ
ルトシリサイド層（シリサイド層７，１１）を形成す
る。尚、ゲート電極６表面のシリサイド層７と、Ｓ／Ｄ
サイドウォール１０表面のシリサイド層１１とは、ゲー
ト電極６側壁の絶縁膜８によって分離される。特に、高
さ２００ｎｍのゲート電極６およびこれよりも高い絶縁
膜８に対して、Ｓ／Ｄサイドウォール１０の高さを１５
０ｎｍと低くしたので、この高低差によっても本工程で
形成されたシリサイド層７，１１が完全に分離される。

【００４６】次いで、図６（４）に示すように、基板１
上に窒化シリコンからなる絶縁性のストッパ層１４を形
成する。このストッパ層１４は、後の接続孔の形成にお
いてストッパとして用いられる程度に十分な膜厚を有
し、かつゲート電極６，６間が埋め込まれることのない
ような膜厚で形成されることとする。そこでここでは、
膜厚３０ｎｍのストッパ層１４を形成することとする。

【００４７】その後、図７（１）に示すように、ストッ
パ層１４上に、表面平坦な層間絶縁膜１５を形成して、
ゲート電極６，６間を埋め込む。ここでは、層間絶縁膜
１５として、膜厚３００ｎｍの酸化シリコン膜をＣＶＤ
法によって形成した後、この酸化シリコン膜を１５０ｎ
ｍの厚みだけＣＭＰ（Chemical Mechanical Polishin
g）研磨することで平坦化し、ゲート電極６上方の膜厚
が１５０ｎｍである層間絶縁膜１５を形成する。

【００４８】次いで、この層間絶縁膜１５上に、コンタ
クト形成用のレジストパターン１０７を形成する。この
レジストパターン１０７は、アクティブ領域４において
は、ゲート電極６上を完全に覆うように１５０ｎｍの幅
で形成され、隣接するゲート電極６間に、例えば１００
ｎｍ×１００ｎｍの開口形状、またはゲート電極６に沿
った１００ｎｍ×４００ｎｍ〜６００ｎｍの開口形状で
形成される。また、ここでの図示は省略したが、素子分
離領域３上においては、ゲート電極６上に１００ｎｍ×
１００ｎｍの開口幅で形成される。

【００４９】その後、図７（２）に示すように、レジス
トパターン（１０７）をマスクにして層間絶縁膜１５お
よびストッパ層１４をエッチングする。この際、先ず、
ストッパ層１４に達するまで酸化シリコンからなる層間
絶縁膜１５のエッチングを行う。次いで、窒化シリコン
からなるストッパ層１４を、シリサイド層１１をストッ
パにしてエッチングする。これによって、Ｓ／Ｄサイド
ウォール１０表面のシリサイド層１１に達する接続孔１
６を形成する。この接続孔１６は、開口面積は小さい
が、Ｓ／Ｄサイドウォール１０表面層のシリサイド層１
１を、その側壁部分において大面積で露出させることが
できる。また、ここでの図示は省略したが、ゲート電極
６表面層のシリサイド層７に達する接続孔も形成する。

【００５０】次いで、各接続孔１６内を金属で埋め込
み、Ｓ／Ｄサイドウォール１０表面のシリサイド層１１
に接続するコンタクト１７、およびゲート電極６表面の
シリサイド層７に接続するコンタクト（図示省略）を形
成する。

【００５１】その後、図７（３）に示すように、これら
のコンタクト１７に接続する状態で配線１８を形成す
る。この配線１８は、例えば埋め込み配線法によって形
成した銅配線からなり、線幅１４０ｎｍ、スペース幅１
００ｎｍで形成されることとする。

【００５２】以上により、図１および図２（または図
３）を用いて説明したように、素子の専有面積を縮小化
することが可能な構成の半導体装置を得ることができ
る。

【００５３】特に、この製造方法によれば、図４（２）
〜図４（４）を用いて説明したように、下部のみを露出
させて上方を絶縁層１０２およびサイドウォール絶縁膜
１０４で覆ったゲート電極６を形成し、このゲート電極
６の露出部分を等方的にエッチングして逆テーパ形状と
するため、エッチング深さを調整することで、ゲート電
極６の最下部の幅（すなわちゲート長）を上部の幅より
も狭くすることが可能になる。つまり、図４（１）で形
成した、ゲート電極形成のためのレジストパターン１０
３のパターニング限界（すなわちリソグラフィ限界）を
超えて、ゲート長を細くすることが可能になるのであ
る。

【００５４】しかも、図５（１）に示す工程では、上述
のようにして最下部の幅を狭くしたゲート電極６の露出
面に酸化膜１０５を成長させることで、さらにこの部分
におけるゲート電極６の幅を狭くすることが可能にな
る。

【００５５】この結果、リソグラフィ限界を超えて半導
体装置の微細化を達成することができる。

【００５６】さらに、図５（３）を用いて説明したよう
に、素子分離領域３上にオーバーラップさせてＳ／Ｄサ
イドウォール１０を設けた。このため、図６（３）を用
いて説明したように、このＳ／Ｄサイドウォール１０の
表面にシリサイド層１１を形成する場合、シリサイド層
１１は、サイドウォール１０の深さ方向（つまり図面に
おいては横方向）に成長するため、シリサイド層１１が
アクティブ領域４にまで達し難く、また達したとしても
アクティブ領域４の深さ方向には成長し難い。このた
め、シリサイド層１１による接合リークを確実に防止す
ることができる。

【００５７】また同様に、図７（２）を用いて説明した
接続孔１６の形成においても、接続孔１６形成のための
エッチングを、シリサイド層１１をストッパにして行う
ため、このエッチングがアクティブ領域４に達すること
はない。このため、接続孔１６の開口形状の自由度を広
げることができる。

【００５８】（第２実施形態）図８は、半導体装置の製
造方法に関する第２実施形態を説明するための断面工程
図である。この第２実施形態は、上述した第１実施形態
において図４（１）を用いて説明した工程で、ゲート電
極層１０１と絶縁層１０２との積層比率を変更した例で
ある。ここでは、図８（１）に示すように、ポリシリコ
ンからなるゲート電極層１０１を７０ｎｍで成膜し、次
いで窒化シリコンからなる絶縁層１０２を１８０ｎｍで
成膜する。その後は、図４（２）〜図５（４）を用いて
説明したと同様の手順で工程を進める。

【００５９】これにより、図８（２）に示すように、７
０ｎｍの膜厚のゲート電極６が形成されることになる
が、ゲート電極６以外は同様に形成される。

【００６０】そして、膜厚７０ｎｍのゲート電極６上の
窒化シリコンからなる絶縁層（１０２）をエッチング除
去し、ゲート電極６の上面を露出させる。このエッチン
グは、ポリシリコンおよび酸化シリコンに対して選択的
に窒化シリコン（絶縁層）が除去されれば、ドライエッ
チングであってもウェットエッチングであっても良い。

【００６１】その後、イオン注入法によって、ソース／
ドレイン形成用の不純物をＳ／Ｄサイドウォール１０中
に導入する。この際、ゲート電極６の膜厚は、上述した
第１実施形態では２００ｎｍであったのに対して、本第
２実施形態においては７０ｎｍと薄い。このため、第１
実施形態においてはイオン注入のエネルギーを２０ｋｅ
Ｖに設定していたのに対して、本第１実施形態において
は１０ｋｅＶに低くすることができる。尚、注入ドーズ
量は、第１実施形態と同様で良い。

【００６２】以上の後には、第１実施形態において図６
（２）〜図７（３）を用いて説明したと同様の手順で工
程を進める。この際、ゲート電極層１０１と絶縁層１０
２との総膜厚は上述の方法と同様であるため、図６
（３）を用いて説明したようにシリサイド層の形成を行
った場合であっても、ゲート電極６上のシリサイド層７
とＳ／Ｄサイドウォール１０上のシリサイド層７とを完
全に分離することが可能である。

【００６３】この方法によれば、図８（１）に示すよう
に、ゲート電極層１０１と絶縁層１０２との積層比率を
変更し、第１実施形態と比較してゲート電極層１０１を
より薄膜化したことによって、図８（２）を用いて説明
したイオン注入によって導入した不純物をゲート電極６
の最下部にまで十分に導入することが可能になる。した
がって、ゲートの空乏化を抑えることが可能になる。

【００６４】（第２実施形態）図９は、半導体装置の製
造方法に関する第３実施形態を説明するための断面工程
図である。この第３実施形態は、上述した第１実施形態
において図４（４）および図５（１）を用いて説明した
工程で、ゲート電極６のエッチング量と酸化膜１０５の
成長膜厚を変更した例である。

【００６５】先ず、第１実施形態において図４（１）〜
図４（３）を用いて説明した工程を同様に行う。次に、
図９（１）に示すように、サイドウォール絶縁膜１０４
下方に露出しているゲート電極６部分を等方的にエッチ
ングし、最下部の線幅が５５ｎｍ程度になるまでエッチ
ングを進める。尚、第１実施形態においては５０ｎｍに
までエッチングしたので、本第３実施形態ではエッチン
グ量を少なくしたことになる。

【００６６】次に、図９（２）に示すように、酸化処理
を行うことによって、ゲート電極６のエッチング側壁に
酸化膜１０５を成長させる。ここでは、片側について１
０ｎｍ程度の膜厚の酸化膜１０５を成長させる。これに
より、ゲート電極６が片側について５ｎｍ程度消費さ
れ、ゲート電極６における最下部の線幅（つまりゲート
長）を４５ｎｍ程度にする。尚、第１実施形態において
は、片側について５ｎｍの膜厚の酸化膜１０５を成長さ
せたので、本第３実施形態では酸化膜１０５の成長量を
多くしたことになる。また、酸化膜１０５とゲート電極
６とを合わせた幅は６０ｎｍとなり、第１実施形態と同
様になる。

【００６７】以上の他は、第１実施形態と同様に行う。

【００６８】この方法によれば、酸化膜１０５とゲート
電極６とを合わせた幅は６０ｎｍとなり、第１実施形態
と同様になるため、Ｓ／Ｄ拡散層１３の拡散位置は第１
実施形態と同様になる。したがって、実効ゲート長は第
１実施形態と同様になる。しかし、第１実施形態と比較
して、酸化膜１０４を厚くした分だけ、Ｓ／Ｄ拡散層１
３とゲート電極６との間のフリンジ容量を低減すること
が可能になるため、高速化に有利な素子を得ることが可
能になる。

【００６９】

【発明の効果】以上説明したように、本発明の半導体装
置および第１の製造方法によれば、基板の表面層のＳ／
Ｄ拡散層に接続する状態で、基板上にＳ／Ｄサイドウォ
ールを設けた構成にしたことで、Ｓ／Ｄサイドウォール
の側壁の広い面積を利用して、Ｓ／Ｄとの接続を図るこ
とが可能になる。したがって、ソース／ドレインに対す
る接続面積を十分に確保しながらも、基板表面に占める
Ｓ／Ｄコンタクトの面積を狭めることができる。この結
果、ＭＯＳトランジスタの微細化を図ることが可能にな
り、これにより半導体装置の集積度の向上を図ることが
可能になる。

【００７０】また、本発明の半導体装置の製造方法に関
する第２の製造方法によれば、上方を絶縁層およびサイ
ドウォール絶縁膜で覆ったゲート電極をパターン形成
し、このゲート電極の露出部分を等方的にエッチングし
て逆テーパ形状とすることで、エッチング深さの調整に
よってゲート電極の最下部の幅（すなわちゲート長）を
上部の幅よりも狭くすることが可能になる。これによ
り、パターニングの限界、すなわちリソグラフィの限界
を超えてゲート長を細線化することが可能になる。この
結果、半導体装置の微細化を達成し、半導体装置の集積
度の向上を図ることが可能になる。

【図面の簡単な説明】

【図１】本発明の半導体装置の構成を示す断面図であ
る。

【図２】本発明の半導体装置の構成を示す平面図であ
る。

【図３】本発明の半導体装置の他の構成を示す平面図で
ある。

【図４】本発明の半導体装置の製造方法に関する第１実
施形態を説明する断面工程図（その１）である。

【図５】本発明の半導体装置の製造方法に関する第１実
施形態を説明する断面工程図（その２）である。

【図６】本発明の半導体装置の製造方法に関する第１実
施形態を説明する断面工程図（その３）である。

【図７】本発明の半導体装置の製造方法に関する第１実
施形態を説明する断面工程図（その４）である。

【図８】本発明の半導体装置の製造方法に関する第２実
施形態を説明する断面工程図である。

【図９】本発明の半導体装置の製造方法に関する第３実
施形態を説明する断面工程図である。

【図１０】従来の半導体装置の構成を示す断面図であ
る。

【符号の説明】

１…基板、３…素子分離領域、４…アクティブ領域、５
…ゲート絶縁膜、６…ゲート電極、８…絶縁膜、１０…
Ｓ／Ｄサイドウォール、１１…シリサイド層、１３…Ｓ
／Ｄ拡散層、１５…層間絶縁膜、１６…接続孔、１０１
…ゲート電極層、１０２…絶縁層、１０４…サイドウォ
ール絶縁膜、１０５…酸化膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 CC05 DD04 DD26 DD37 DD63 DD84 DD92 FF02 FF07 FF14 GG09 GG10 HH14 HH16 5F140 AA10 AA13 AA24 AA39 AB03 AC01 BA01 BC05 BF04 BF11 BF18 BF42 BG08 BG12 BG22 BG30 BG34 BG37 BG39 BG44 BG45 BG49 BG52 BG53 BG56 BH06 BH27 BJ08 BJ11 BJ15 BJ27 BJ28 BK11 BK13 BK15 BK16 BK17 BK21 BK26 BK29 BK34 BK38 BK39 CA03 CB04 CC01 CC03 CC08 CC12 CE07 CE20 CF04

Claims (14)

【特許請求の範囲】
1. 【請求項１】 基板上にゲート絶縁膜を介して形成され
   たゲート電極と、 前記ゲート電極の両脇における前記基板の表面層に設け
   られたソース／ドレイン拡散層と、 ゲート電極の側壁を覆う絶縁膜と、 前記ソース／ドレイン拡散層に接続された状態で前記ゲ
   ート電極の側壁に前記絶縁膜を介して設けられたサイド
   ウォール状のシリコン膜からなるソース／ドレインサイ
   ドウォール層とを備えたことを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記ゲート電極は、前記基板の表面層に設けられた素子
   分離領域によって分離されたアクティブ領域の中央を横
   切るように配置され、 前記ソース／ドレインサイドウォール層は、その周縁を
   前記素子分離領域の開口周縁上に重ねた状態で設けられ
   ていることを特徴とする半導体装置。
3. 【請求項３】 請求項２記載の半導体装置において、 前記基板上には、前記ゲート電極および前記ソース／ド
   レインサイドウォール層を覆う状態で層間絶縁膜が設け
   られ、 前記層間絶縁膜には、前記ソース／ドレインサイドウォ
   ール層の側壁において当該ソース／ドレインサイドウォ
   ール層に接続された接続孔が設けられていることを特徴
   とする半導体装置。
4. 【請求項４】 請求項２記載の半導体装置において、 前記ソース／ドレインサイドウォール層の表面は、シリ
   サイド層で覆われていることを特徴とする半導体装置。
5. 【請求項５】 請求項１記載の半導体装置において、 前記ゲート電極は、前記基板との境界領域部分が逆テー
   パ形状に成形されていることを特徴とする半導体装置。
6. 【請求項６】 基板上にゲート電極層と絶縁層とをこの
   順に形成した後、当該ゲート電極層および絶縁層をパタ
   ーニングしてゲート電極を形成する第１工程と、 少なくとも前記ゲート電極の側壁を絶縁膜で覆う第２工
   程と、 前記絶縁膜を介して、前記ゲート電極の側壁にポリシリ
   コン膜からなるソース／ドレインサイドウォール層を形
   成する第３工程と、 前記ソース／ドレインサイドウォール層中から前記基板
   の表面層に不純物を拡散させることによって、当該基板
   の表面層にソース／ドレイン拡散層を形成する第４工程
   と、 を行うことを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項６記載の半導体装置の製造方法に
   おいて、 前記第１工程では、前記基板の表面層に設けられた素子
   分離領域によって分離されたアクティブ領域の中央を横
   切るように前記ゲート電極が形成され、 前記第３工程では、周縁を前記素子分離領域の開口周縁
   上に重ねる状態で前記ソース／ドレインサイドウォール
   層が形成されることを特徴とする半導体装置の製造方
   法。
8. 【請求項８】 請求項７記載の半導体装置の製造方法に
   おいて、 前記第４工程の後、 前記ゲート電極および前記ソース／ドレインサイドウォ
   ール層を覆う状態で前記基板上に層間絶縁膜を形成する
   第５工程と、 前記ソース／ドレインサイドウォール層の側壁において
   当該ソース／ドレインサイドウォール層に接続される接
   続孔を、前記層間絶縁膜に形成する第６工程とを行うこ
   とを特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項７記載の半導体装置の製造方法に
   おいて、 前記第３工程では、前記ソース／ドレインサイドウォー
   ル層を形成した後、当該ソース／ドレインサイドウォー
   ル層の表面をシリサイド層で覆うことを特徴とする半導
   体装置の製造方法。
10. 【請求項１０】 基板上にゲート電極層と絶縁層とをこ
    の順に形成した後、当該基板上に当該ゲート電極層を所
    定膜厚で残した状態で当該ゲート電極層および絶縁層を
    パターニングする第１工程と、 前記ゲート電極層および絶縁層の側壁にサイドウォール
    絶縁膜を形成した後、当該絶縁層およびサイドウォール
    絶縁膜から露出した前記ゲート電極層部分を除去するこ
    とで当該ゲート電極層からなるゲート電極を形成する第
    ２工程と、 前記サイドウォール絶縁膜および前記絶縁層をマスクに
    して当該サイドウォール絶縁膜の下方に露出している前
    記ゲート電極部分を等方的にエッチングし、当該ゲート
    電極部分を逆テーパ形状に成型する第３工程とを行うこ
    とを特徴とする半導体装置の製造方法。
11. 【請求項１１】 請求項１０記載の半導体装置の製造方
    法において、 前記第３工程の後、 酸化処理を行うことで前記ゲート電極の露出表面に酸化
    膜を成長させる第４工程と、 前記サイドウォール絶縁膜および前記酸化膜を介して、
    前記ゲート電極の側壁にポリシリコン膜からなるソース
    ／ドレインサイドウォール層を形成する第５工程と、 前記ソース／ドレインサイドウォール層中から前記基板
    の表面層に不純物を拡散させることにより、当該基板の
    表面層にソース／ドレイン拡散層を形成する第６工程
    と、 を行うことを特徴とする半導体装置の製造方法。
12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法において、 前記第２工程では、前記基板の表面層に設けられた素子
    分離領域によって分離されたアクティブ領域の中央を横
    切るように前記ゲート電極が形成され、 前記第５工程では、周縁を前記素子分離領域の開口周縁
    上に重ねる状態で前記ソース／ドレインサイドウォール
    層が形成されることを特徴とする半導体装置の製造方
    法。
13. 【請求項１３】 請求項１２記載の半導体装置の製造方
    法において、 前記第６工程の後、 前記ゲート電極および前記ソース／ドレインサイドウォ
    ール層を覆う状態で前記基板上に層間絶縁膜を形成する
    第７工程と、 前記ソース／ドレインサイドウォール層の側壁において
    当該ソース／ドレインサイドウォール層に接続される接
    続孔を、前記層間絶縁膜に形成する第８工程とを行うこ
    とを特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項１２記載の半導体装置の製造方
    法において、 前記第５工程においては、前記ソース／ドレインサイド
    ウォール層を形成した後、当該ソース／ドレインサイド
    ウォール層の表面をシリサイド層で覆うことを特徴とす
    る半導体装置の製造方法。