JP2005509273A - 半導体プロセスおよび集積回路 - Google Patents

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Abstract

本発明は、ＩＣ製造方法に関し、本ＩＣ製造方法は、基板（１０、４１）を提供し、基板（１０）にバイポーラ・トランジスタの能動領域（４１）及びＭＯＳ素子の能動領域（４１）を形成し、能動領域の周りに水平面において絶縁領域（８１）を形成し、ＭＯＳ素子の能動領域上にＭＯＳゲート領域（１１１、１１２）を形成し、ＭＯＳゲート領域及びトランジスタの能動領域（３１）上に絶縁材料層（１４１）を形成し、絶縁層（１４１）の残りの部分がバイポーラ・トランジスタの能動領域を部分的に覆うように、絶縁層（１４１）に開口（１４３）を形成することにより、トランジスタの能動領域内にベース領域を画定する、ことを含む。絶縁層（１４１）は、ＭＯＳゲート領域上に残り、後続の製造工程の間ＭＯＳゲート領域を密閉及び保護する。

Description

（本発明の技術分野）
本発明は一般に、シリコンＩＣ技術の分野、特に、バイポーラＲＦ−ＩＣのために特に設計されたプロセスフローにおける能動および受動素子の集積に関する。
（本発明の関連技術および背景の記述）
改良シリコン・バイポーラ、ＣＭＯＳあるいはＢｉＣＭＯＳ回路は、今日、１−５ＧＨｚの周波数範囲における高速アプリケーションに対して使用され、以前はＩＩＩ−Ｖに基づく技術を使用してのみ実現可能であった回路に取って代りつつある。これらの主なアプリケーション領域は、現代通信システムに対するものである。回路は、ほとんどの場合、例えば電流および電圧切替えのようなアナログ機能、および、例えば混合、増幅、および検出機能のような高周波無線機能のために使用されている。
例えば通信アプリケーションに適したトランジスタを得るためには、低信号通過時間（高ｆT）が必要なだけでなく、高最大振動周波数（ｆMAX）および高い線形性が必要とされる。これらを得るために、トランジスタは、短く且つ最適化された縦型構造を持つだけでなく、主にコレクタ−ベース容量およびベース抵抗から成る内部寄生も非常に低くなければならない。電子移動度が高いので、回路設計に対する主要な構成要素はＮＰＮトランジスタである。従ってプロセスは、ＮＰＮトランジスタが最適な特性を持つことを主要な目的として設計される。
回路設計を容易にするために、ある種のｐ型素子もまた必要である。高性能ＰＮＰトランジスタを、前記の原理に従って設計されたプロセスに追加することができるが、このような方法は通常、付加的マスク層が必要となりプロセスが複雑となるためにコストが非常に高くなる。
しかし、ほとんどの回路設計に対して、通常どんな単純なｐ型素子でも、ほとんどの設計上の必要性を満たすのに十分である。ＢｉＣＭＯＳプロセスにおいては、もちろん、ＰＭＯＳトランジスタを使用することができる。バイポーラＲＦ−ＩＣプロセスにおいては、通常、さらなる複雑なプロセスが無くても、ラテラル（横型）ＰＮＰトランジスタを得ることができる。
ＩＣプロセスの能動素子は改良され続けているけれども、素子の絶縁を改良することにより、能動素子の改良に対応する必要がある。４分の１ミクロン以下の技術に対しては、ほとんど平面の表面を達成するために、浅い溝絶縁（ＳＴＩ；ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が広く使用されている。ＳＴＩを使用すると、ＬＯＣＯＳ絶縁と比較して、ＣＭＯＳおよびバイポーラ回路の双方に対して、より高い実装密度、より厳密な設計規則およびより低い寄生、そしてより高い歩留りを達成することができる。ナンダクマル、Ａ．チャタージ、Ｓ．スリンダール、Ｋ．ジョイナー、Ｍ．ロダー、およびＩ．−Ｃ．チェンによる“改良ＵＬＳＩ ＣＭＯＳ技術のための浅い溝絶縁”、１９９８ ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．、１３３ページ、を参照されたい。エッチングおよび再充填プロセス工程が必要とはなるが、ＳＴＩは、回路構成要素間の絶縁に必要な領域をかなり小さくすることができる。化学的機械的平面化（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）は、ＳＴＩを実現するためのプロセスフローにおいて広く使用されてきている。感度の高いアナログ無線回路に対する寄生および漏話をさらに減少させるために、バイポーラプロセスにおいては、深い溝（ＤＴ；Ｄｅｅｐ Ｔｒｅｎｃｈ）絶縁が、素子間の接合絶縁に代わって使用される。Ｐ．ハントおよびＭ．Ｐ．コークによる“プロセスＨＥ：アナログおよびデジタルアプリケーションのための高度改良溝絶縁バイポーラ技術”、Ｐｒｏｃ．ＩＥＥＥ ＣＩＣＣ １９８８、８１６ページ、を参照されたい。ＤＴ絶縁は、バイポーラにおける程一般的ではないが、ＣＭＯＳにおいても使用されている。Ｒ．Ｄ．ラング、Ｈ．モモセ、Ｙ．ナガクボによる“深い溝絶縁ＣＭＯＳ素子”、１９８２ ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．、２３７ページ、を参照されたい。高性能ＲＦ−ＩＣに対しては、ＳＴＩおよびＤＴを同時に使用することができる。国際特許出願公開ＷＯ ０１２０６６４（発明者Ｈ．ノルストロム、Ｃ．ビヨルマンダ、およびＴ．ヨハンソン）を参照されたい。
しかし、高性能ＲＦ−ＩＣに対してＳＴＩ絶縁を使用すると、以前にはとても成功していたラテラルＰＮＰトランジスタを得るための既存の構造は、もはや使用することができないかもしれない。構造のウェルのためのエピが１μｍより小さい場合、（表面からエピの中に約０．５μｍ下まで届く）ＳＴＩ絶縁と共に使用すると、プロセスの後には、電解領域上のＳＴＩ絶縁の下にはウェル領域が存在しなくなってしまう。代わりに、サブコレクタが電解酸化物の直接下に位置することになる。ラテラルＰＮＰ構造を保つことはまだ可能であるが、ベースはいまや主に、多量にドープされたサブコレクタ領域から成り、従って、電流利得（β）が低すぎて使用できないこととなる。適当な特性を有するｐ型素子を得る他の方法を見つけなければならない。
さらに、今日のＳＴＩ絶縁を使用すると、異なる素子領域間の漏洩電流の問題が起こる可能性がある。さらに、バイポーラ・トランジスタにおける非常に低いベース−コレクタ容量を達成することが困難になるかもしれず、高ベータの寄生ｐｎｐ素子（外因性ベース／ｎウェル／ｐウェル）は、特にｎウェルのドーピングが非常に低度の場合、問題を起こすかもしれない。
（発明の概要）
従って、本発明の目的は、集積回路、特に無線周波数アプリケーションのための集積回路の製造方法を提供することである。本方法により、バイポーラ・トランジスタおよびＭＯＳ素子、特にＰＭＯＳトランジスタおよび他のｐ型ＭＯＳ素子を含む高品質集積回路を、最少のプロセス工程を使用して効果的に製造することができる。
この点に関して、本発明の特別な目的は、複数の多目的プロセス工程を含む方法を提供することである。
この目的のために、本発明は第１の態様により、以下の工程を含む方法を含む。
−シリコン基板を提供する。基板は、均質基板（ｈｏｍｏｇｅｎｏｕｓ ｓｕｂｓｔｒａｔｅあるいはウエハ上のエピ層であってもよい。
−バイポーラ・トランジスタの能動領域、および、ＭＯＳ素子の能動領域を、好ましくは、基板の２つの表面領域および／あるいは基板上のエピ層の２つの基板領域をドープすることによって、シリコン基板上に形成する。
−電界絶縁領域を、水平面において、好ましくは浅い溝絶縁（ＳＴＩ）によって、および選択的に深い溝絶縁（ＤＴ）によって、能動領域の周りに形成する。
−ＭＯＳゲート・スタックを、ＭＯＳ素子の能動領域上に、好ましくはゲート酸化物層上のゲート・ポリシリコン層の形で、形成する。
−電気的絶縁材料、好ましくは窒化物の層を、ＭＯＳゲート・スタック上およびバイポーラ・トランジスタの能動領域上に形成する。
−バイポーラ・トランジスタの能動領域に、好ましくはエッチングにより電気的絶縁層に開口を形成することにより、ベース領域を画定する。
−電気的絶縁層における開口は、電気的絶縁層の残りの部分がバイポーラ・トランジスタのための能動領域を部分的に、つまり能動領域の円周に沿った外側部分を覆うように、形成される。
−電気的絶縁層は、ＭＯＳゲート領域上に残り、特にイオン打ち込み、熱酸化、および／あるいはエッチング工程を含む後続の製造工程の間、ＭＯＳゲート領域を密閉し保護する。
電気的絶縁層は、バイポーラ・トランジスタのコレクタ・プラグ領域上にも残ることが都合がよい。
電気的絶縁層の一部分は、プロセスにおいて製造される並列プレート・コンデンサ内の誘電体として使用されることが好ましい。
本発明のさらなる目的は、集積回路、特に無線周波数アプリケーションのための集積回路の製造における、回路内に含まれる縦型バイポーラ・トランジスタの絶縁を改良するための、浅い溝の形成方法を提供することである。
この点に関して、本発明の特別な目的は、電流漏洩問題の無いバイポーラ・トランジスタを製造する方法を提供することである。
この目的のために、本発明は第２の態様により、以下の方法を提供する。
−第１のドーピング型、好ましくはｐ、の半導体基板が提供される。
−バイポーラ・トランジスタのための第２のドーピング型、好ましくはｎ、の埋込みコレクタ領域が基板に形成される。
−シリコン層が基板上にエピタキシャル成長される。
−バイポーラ・トランジスタのための第２のドーピング型の能動領域が、エピタキシャル成長シリコン層内に形成され、能動領域は埋込みコレクタ領域の上に位置する。
−浅い溝が、エピタキシャル成長シリコン層およびシリコン基板内に形成され、浅い溝は、水平面において能動領域を囲み、基板内にある程度の距離垂直に延びる。
−浅い溝は、電気的絶縁材料で満たされる。
埋込みコレクタ領域および浅い溝は、埋込みコレクタ領域が浅い溝の下に位置する領域内に延びるように、相対的に形成されることが好ましい。
本発明のさらなる目的は、特に無線周波数アプリケーションのための、新しい方法により浅い溝によって絶縁された縦型バイポーラ・トランジスタを含む集積回路を提供することであり、この新しい方法によりトランジスタの性能が改良され、それにより集積回路が改良される。
この目的のために、本発明は第３の態様により、以下のものを含む集積回路を含む。
−第１のドーピング型、好ましくはｐ、の半導体基板であって、基板は上面を有する。
−基板に形成された縦型バイポーラ・トランジスタであって、トランジスタは第２のドーピング型、好ましくはｎ、の能動領域を含み、能動領域にはエミッタおよびベースが形成される。第２のドーピング型の埋込みコレクタ領域であって、埋込みコレクタ領域は能動領域の下に位置する。
−縦型バイポーラ・トランジスタを絶縁するための浅い溝であって、
−浅い溝は、基板の表面に沿って見られるように、トランジスタの能動領域を囲み、電気的絶縁材料によって満たされ、基板の上面から埋込みコレクタ領域が位置する深さまで基板内を垂直に延びる。
埋込みコレクタ領域は、浅い溝の下に位置する領域内に延びることが好ましく、埋込みコレクタは、同様に浅い溝に囲まれているコレクタ・プラグに接続する。
本発明のさらなる特徴および利点は、以下に説明される本発明の好ましい実施例の詳細な記述、および、付随する図面１−２２から明らかになるであろう。これらの記述および図面は例示のためだけのものであり、従って本発明をこれらに制限するものではない。
（実施例の詳細な記述）
以下の記述において、説明するためであって制限するためではなく、本発明が完全に理解されるように特定の詳細が説明される。しかし、この分野の技術者には、本発明はこれらの特定の詳細から離れた他の態様においても実施することができることが明らかであろう。
この記述は、ＮＰＮトランジスタと、窒化物およびＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁−金属）コンデンサと、抵抗器とを含む、高周波アプリケーションのための集積シリコン・バイポーラ回路の製造方法を説明する。特にこの記述は、回路設計に必要な単純なｐ型素子を生成することを目的とする、ＰＭＯＳトランジスタを回路に集積する概念を説明する。
絶縁が高度にドープされたサブコレクタ層まで達するように、ＳＴＩの深さを選択することが、特に重要である。
以下の素子が使用可能である。
・ＮＰＮ
・ＰＭＯＳ
・準ラテラルＰＮＰ素子（ＰＭＯＳから派生）
・窒化物コンデンサ
・ＭＩＭコンデンサ
・ポリシリコン抵抗器
ここで図１−２２を参照して、高性能ＮＰＮトランジスタ、ＰＭＯＳトランジスタおよび受動素子を製造するためのプロセスフローの本発明による実施例の詳細を、番号を付けた２２個の段落において詳細に示すことにする。
１．出発原料
図１は、埋設ｎ＋層（サブコレクタ）の形成前の、ホウ素ドープされた、シリコンｐ型ウエハの断面を示している。シリコン・ウエハは、エピ・ウエハであり、通常１０ｍＯｈｍｃｍの抵抗率を持つ高度にドープされたｐ＋ウエハ１１から成る基板１０を含み、低度にドープされたｐ型のシリコン層１２がウエハ１１上に成長している。このエピ層は、通常５−１０μｍの厚さであり、通常１０−２０Ｏｈｍｃｍの抵抗率を有する。
本発明の好ましい実施例においては、低度にドープされたｐ型シリコン層１２は、図１に示されるよりもかなり厚さがあることを理解されたい。
また、ｐ型ウエハは、通常１−２０Ｏｈｍｃｍの抵抗率を有する、均質に低度にドープされたｐ型ウエハ（図示されていない）であってもよい。
前記の概要における用語“基板”は、均質シリコン基板あるいはウエハ上にエピタキシャル層を有する構造をさすことができ、詳細な記述および請求項においても同様である。
２．サブコレクタ埋込み
次に図２を参照すると、シリコン二酸化物の薄い保護層２１が、シリコン基板１０の表面上に、熱酸化により、通常２０ｎｍの厚さに形成される。この層の目的は、打ち込みの間、金属あるいは他の不純物による汚染に対するスクリーンとして機能することである。層の厚さは、後続の工程におけるイオン打ち込みを層２１を通して実行することができるように、選択される。
フォトレジストの膜２２がウエハ表面上に当てられ、フォトリソグラフィによってパターン形成される。ＳＵＢマスクとも呼ばれるこのパターン層の目的は、後続のイオン打ち込みをマスクすることにより、バイポーラ・トランジスタの埋込みコレクタのための領域２３、および、ＰＭＯＳトランジスタ２４およびコンデンサ２５それぞれのためのドープされた埋設領域を画定することである。
次に、サブコレクタのドーピングのためのイオン、好ましくは約５０ｋｅＶのエネルギを使用した約６Ｅ１５ｃｍ-2のドーズ量のヒ素、が打ち込みされる。ドープされた領域は、図２において２６によって示されている。（ＸＸＥＹＹという表記がＸＸ＊１０YYの代わりに使用される。）エネルギは、イオンが、保護されていない領域上の薄い酸化物層を通してシリコン内に到達するが、フォトレジストによって保護されている領域においてはシリコンに浸透しないように、選択される。打ち込みの後、フォトレジストは、一般的なウェットなあるいはドライな化学的方法によって除去される。
他のｎ型ドーパント、例えばアンチモン（Ｓｂ）を、ｎ＋サブコレクタ領域を形成するために代替的に使用することができる。しかし、ヒ素を使用すると、所定の層の厚さに対して、より低い抵抗率を得ることができ、このことは素子にとって利点であり、例えばより低いコレクタ抵抗およびより低い側壁コレクタ−基板容量を得ることができる。また、ヒ素の拡散率はＳｂより高いので、より短いドライブ・イン時間およびより低い温度で、望ましいサブコレクタ・プロファイルを得ることができる。
３．サブコレクタ・ドライブ・インおよび酸化およびｐ型絶縁埋込み
次に、３工程熱プロセスが行われる。
最初に、打ち込み領域における損傷を再結晶化するために、６００℃の焼きなましが使用される。
次に、図３に示されるようなドープされた領域３１が得られるように、サブコレクタ内に打ち込みされたヒ素を再分布するために、約１１００℃の高温ドライブ・インが行われる。
温度はそれから、約９００℃に下げられ、そこで酸化が湿った空気の中で行われる。高度にドープされたｎ型領域はより高い酸化率を有するので、ヒ素を打ち込みされた領域においては、打ち込みされていない領域（７０ｎｍまで）よりもより厚い酸化物（１７０ｎｍまで）が得られる。シリコン原子はこの酸化の間に消費されるので、酸化物を除去した後には、４０−５０ｎｍの高さの段３２がシリコン表面に残される。痕跡は後に、後続のリソグラフィ工程において、アライメントマークとして機能する。
従来この工程には、１１００℃の範囲の一定の温度の酸化が使用されている。十分に高い段を生成するために、ヒ素打ち込みに先立ち、最初の酸化物をより厚く成長させなければならない。酸化物は、埋込みコレクタ領域を定義するために、パターン形成されエッチングされ、打ち込みに先立ち、薄いスクリーン酸化物がエッチングされた開口内に成長される。シリコンにおけるアライメント段に対する最大の貢献は、薄いおよび厚い酸化物領域の異なる酸化物成長率からくる。より低い酸化温度を使用することによって、Ｙ．−Ｂ．ワン、Ｐ．ヨッソン、およびＪ．Ｖ．グランによる、“ヒ素改良酸化および埋込みコレクタ工程の効果的制御”、１９６回電気化学協会会議（ハワイ、ホノルル、１９９９年１０月１７−２２日）に記述されるように、アライメントマークを生成するための個別の層を必要としない、単純化されたプロセスフローを使用することができる。
酸化物を除去する前に、通常約１２０ｋｅＶのエネルギと８Ｅ１２ｃｍ-2のドーズ量のホウ素から成るｐ型イオン打ち込みが実行される。その結果のｐドープされた領域は、図３において３３によって示されている。打ち込みは何のマスクも使用せずに行われる。エネルギおよびドーズ量は、ｎ＋サブコレクタのヒ素ドープされた領域３１において、打ち込みされたホウ素が実質的にドーピング・レベルに影響を与えない（ドナー原子の数が本質的に変化しない）ように、選択される。サブコレクタ領域間の領域においては、しかし、適度にドープされたｐ領域３３が形成され、ｎ領域３１を互いに絶縁することになる。
前記のｐ型打ち込みを省きながら、出発原料の最初のドーピング・レベルを低めのｐ型から適度なｐ型に上げることによって、機能的素子を得ることが可能であることに留意すべきである。しかしこの場合、ｎ＋サブコレクタ領域からｐ−基板への、コレクタ−基板間の容量は、より高くなってしまう。
サブコレクタｎ＋領域およびそれらの間のｐ領域をどのように生成するかという一般的な手順は、ヘイブマンによる米国特許第５，３７４，８４５号にも示されている。しかしこの特許は、Ｓｂドープされた層に関するものであり、アライメント段は、窒化物−酸化物２層を使用する従来の方法で生成されている。
４．エピ付着およびｎウェル埋込み
酸化物２１は、好ましくはウェット化学（フッ化水素酸、ＨＦ）によって除去される。シリコン表面において前記の段３２が現れ、約０．５から１μｍの厚さのドープされていない（真性の）エピタキシャル・シリコン層４１が、一般的な技術を使用して、表面上に成長される。図４ａを参照されたい。層４１は、エピタキシャル成長の間、代替的にｎ型ドープされた層であってもよい。通常のドーピング・レベルは、約１Ｅ１６ｃｍ-3であろう。ヘイブマンによる米国特許第５，３７４，８４５号においては、対応するエピタキシャル層は、軽度にドープされているが（抵抗率は１０Ｏｈｍｃｍより高い）、まだ本質的には真性であるとみなされる。しかし、均一にドープされたｎ型エピタキシャル層は、プロセスフローのより後において、いわゆるトップ・ダウン接触である、基板表面接触の形成を複雑化する。
エピタキシャル成長の間、１１００℃の範囲の高温が使用される。ｐ型打ち込み領域３３におけるアクセプタ原子は基板内に拡散し、埋設ｐ−領域が、エピタキシャル・シリコン４１の下の、ｎ＋サブコレクタ３１が存在しない領域に形成される。前記の段がエピタキシャル・シリコン層の表面上に再生成されることに、注意されたい。
エピタキシャル層は、以下に記述するように、ｎおよびｐ型の領域（ｎウェルおよびｐウェル）を得るために、選択された領域においてドープされる。ｎ＋サブコレクタ３１の直接上に位置するｎ型領域において、バイポーラ・トランジスタおよびコンデンサが形成される。表面から基板への基板接触が、ｎ型領域の間のｐ型領域に形成される。
線形性の高い（つまり、信号を増幅する際にほとんど歪みを加えない）ＮＰＮトランジスタを得るためには、小さい電圧変化の低いベース−コレクタ容量が有利である。エピの厚さおよびｎウェルのドーピングは、本発明において、ＮＰＮトランジスタにおいて使用された場合、既に低いベース−コレクタ・バイアス電圧において、ｎウェルがベースからサブコレクタに十分に空乏するように選択される。従ってベース−コレクタ容量は、広いバイアス範囲に対してほとんど一定の値を示すことになる。この作用は、“パンチ・スルー”コレクタ素子に類似する。ニウその他による、ＩＥＥＥ ＢＣＴＭ会議議事録、１９９９年、５０−５３ページを参照されたい。
浅い溝のためのハード・マスクが、次に形成される。浅い溝のためのマスク層は、シリコン表面を酸化し、通常約１０ｎｍの厚さの熱シリコン二酸化物の層４２を形成することにより形成される。次に、約２００ｎｍの厚さのシリコン窒化物層４３が、化学蒸着法（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により付着される。他の厚さおよび／あるいはマスク材料の組み合わせも可能である。
ハード・マスクを通したイオン打ち込みして、前記のｎウェルをエピタキシャル層に形成する。このｎ型打ち込みのために、好ましくはリンが、通常６５０ｋｅＶのエネルギにおいて９Ｅ１１ｃｍ-2のドーズ量で使用される。打ち込みは、何のリソグラフィ・マスク層も使用せずに実行される。電気的要求およびｎウェルの厚さにより、エネルギおよびドーズ量は広い範囲において選択することができる。イオン打ち込みはまた、表面から離れるほどより高度にドープされる、より平滑なプロファイルあるいはドーピング・プロファイル、つまりいわゆる逆行プロファイルを得るために、異なるエネルギおよびドーズ量における複数の打ち込みを含んでもよい。ウエハの全表面領域は、この時点でｎウェルから成る。選択された領域におけるｐウェルは、後の工程で形成される。後述の段落９を参照されたい。ｎウェル・プロファイルはまた、例えばリンあるいはヒ素を使用して、もとの位置においてエピ層をドープすることによっても形成することができる。
この結果の構造が図４ａに示され、この時点における埋込みコレクタ構造上のｎウェルのドーピング・プロファイルは、図４ｂのＳＩＭＳ図によって示されている。
段落５−８において、浅いおよび深い溝絶縁を使用した素子絶縁が記述される。絶縁構成はまた、国際公開第ＷＯ ０１２０６６４号にも記述されている。
５．浅い溝および能動領域の形成
ここで、浅い溝の形成を検討する。フォトレジスト（図示されていない）が窒化物層４３上に塗布され、第１のマスク、いわゆるＳＴＩマスクを使用して露光され、それにより開口が残され、そこで浅い溝がエッチングされる。エッチングは、異方性であることが好ましく、反応イオン・エッチング（ＲＩＥ）によって、窒化物／酸化物層を通りシリコン基板内まで実行され、図５ａに示されるように、先細り（テーパ）の（垂直な）浅い溝５１を形成する。溝の好ましい深さは、シリコン層４１の上面から０．２−０．７μｍ、あるいはさらに典型的には０．３−０．５μｍである。
フォトレジストは、浅い溝のエッチングに続いて除去される。
または、酸化物／窒化物２層４２、４３がエッチングされ、その後にレジストが剥離される。それから段において、ＳＴＩが、２層４２、４３をハード・マスクとして使用してエッチングされる。
浅い溝５１の代替的な好ましい設計が、図５ｂを参照して以下に簡潔に記述される。
浅い溝５１は、それらが、シリコン表面つまり基板１０上のシリコン層４１の表面から、埋込みコレクタ領域３１に、好ましくは埋込みコレクタ層３１の深さよりさらに深くまで垂直に延びるように、形成することができる。重複する距離は、図５ｂにおいてｚによって示されている。
さらに、埋込みコレクタ領域３１および浅い溝５１は、埋込みコレクタ領域３１が対応する浅い溝の下に位置する領域にまで延びるように、相対的に形成することができる。浅い溝の下に位置する領域は、図５ｂにおいてｘによって示されている。
このような設計には数々の利点がある。異なる素子領域間の漏洩電流の問題が回避され、改良された素子絶縁が得られる。
この設計は、より深い浅い溝のために、（特にバイポーラ・トランジスタに適している）低度にドープされたｎウェル４１を提供する。低い値のベース−コレクタ容量Ｃbcを実現することができる。他のプロセスにより生ずるかもしれない、外因性ベース／ｎウェル／ｐウェルから成る寄生ｐ／ｎ／ｐ素子は回避される。埋込みコレクタ領域もまた、浅い溝の角の下を（図５ｂにおいて示される距離ｘまで）延びるからである。接合絶縁プロセスにおいて、この寄生素子は、１０より大きいベータを持つかもしれない。ｎウェル・ドーピングを低度にすると、本発明による浅い溝構造が使用されなければ、ベータと同様に構造のパンチ・スルーの危険性を増大させるであろう。
このような本発明によるＳＴＩ絶縁を使用することにより、以下の２つの段落において記述される深い溝絶縁はラッチ・アップ問題をなくし、ラッチ・アップ問題のない絶縁を得ることができる。
６．深い溝のためのハード・マスクの形成、および深い溝のエッチング
図６を参照して、深い溝のためのハード・マスクの形成を記述する。通常０．１−０．５μｍの厚さのシリコン二酸化物層６１が、例えばＣＶＤによって、好ましくは適合的に、その構造の上部（つまり、窒化物層の残りの部分および浅い溝の中）に付着される。酸化物層は適合的に付着されることが好ましい。そうでなければ後続のマスキングおよびエッチングに対するマージンを減少させるからである。フォトレジストが塗布され、第２のマスク、いわゆる深い溝マスク（図示されていない）を使用して露光される。溝マスクの開口は、浅い溝領域内のどこにでも置くことができる。深い溝の幅は、異なる大きさのマスクを使用することにより選択することができる。通常、好ましくは約１μｍ以下の固定の横幅（厚さ）の溝を使用することが好ましい。そうでなければ、一様でないエッチングを使用することで問題が生じ、深い溝を再充填し平面化することが困難になるからである。
酸化物層は、反応イオン・エッチング（ＲＩＥ）によりエッチングされ、浅い溝の底面にまで延びる溝開口を画定する。窒化物層の上部においては、酸化物層がフォトレジスト・マスクにより保護され、この酸化物は後に、後続のエッチング工程の間、これらの領域のためのハード・マスクとして機能する。酸化物層は、浅い溝領域の部分６２において残され、そこには深い溝は形成されない。エッチングの後に、フォトレジストは除去される。
前記の国際公開第ＷＯ ０１２０６６４号において、深い溝が浅い溝の端と自己整合するように、どのように付着されたシリコン二酸化物層を選択し、溝マスクを整列させるかが記述されている。
それから、深い溝６３が、酸化物６１をハード・マスクとして使用して、エッチングにより形成される。酸化物スペーサが生成されると、それは深い溝から能動領域への距離を画定する。深い溝の深さは、少なくとも数ミクロンであり、より好ましくは少なくとも５ミクロンである。この結果の構造が、図６に示されている。溝プロファイルは、直線的、および／あるいは先細りで、底を丸くして形成することができる。
本発明の好ましい実施例において、前記段落１において言及されたｐ型の厚い低度にドープされたシリコン層１２を用いると、低度にドープされたシリコン層１２は、図６における参照番号６３の位置に実質的に対応する深さまで到達することができることに注意されたい。
深い溝のパターン形成のための酸化物ハード・マスクは、後に、例えばＨＦにおいて除去される。
７．深い溝の充填および平面化
次に続く溝領域５１、６３の充填および平面化は、従来技術において知られているいくつかの方法で実行することができる。例えば、プロセスは、ライナ酸化を行うことにより続けられる。この目的は、溝の尖った端を丸い角にし、圧力および望ましくない電気的影響を減少させることである。このことは、薄い（２０−３０ｎｍ）熱酸化物７１を高温（＞１０００℃）において成長させることにより、達成される。図７を参照されたい。溝は、従来の方法により、２００ｎｍの厚さのＴＥＯＳ層および１５００ｎｍのポリシリコン７２で満たされる。ポリシリコンは、それから、浅い溝領域から全てのポリシリコンを除去するために、再びエッチングされる。
または、ポリシリコンは、浅い溝領域において再びエッチングされる前に、化学的機械的研磨により、平面化される。これにより、深い溝におけるポリシリコン充填の後退が減少され、その結果、浅い溝を充填する後続の工程において、より薄い酸化物を付着することができる。
この結果の構造が、図７に示されている。
８．浅い溝の充填および平面化；２層剥離
次に、残りの浅い溝が、例えばＣＶＤ酸化物あるいは高密度プラズマ（ＨＤＰ）酸化物８１で満たされ、ドライ・エッチング方法あるいは化学的機械的研磨のいずれかにより平面化される。図８を参照されたい。
このプロセスモジュールの仕上げの工程として、素子領域上の窒化物４３および酸化物４２（特に図７に見られる）が、好ましくはウェットな方法により、除去される。その結果の構造は、絶縁領域上の酸化物８１および素子領域上の露出したシリコン４１から成る。
９．ｐウェルの形成
選択された領域において（図面には示されていない）、ｐウェルが次に形成される。ＢｉＣＭＯＳプロセスにおいて、ｐウェルは主に、ＮＭＯＳトランジスタおよびｐ型基板接触のために使用される。純粋なバイポーラプロセスにおいて、ｐウェル領域は主に、基板接触のために使用される。プロセスフローの後の段階において、表面に、高度にドープされたｐ＋接触を形成することができる。ｐウェル領域は、ｐウェル領域の下にはサブコレクタｎ＋領域は存在せず、従って、ｐウェル領域がｐ型基板と直接接触できるように、設計される。
ｐウェルは、最初に保護酸化物９１を成長させることによって、形成される。図９を参照されたい。酸化物９１はプロセスフローの後の段階において、シリコン基板と付着されたシリコン窒化物との間のパッド酸化物としても機能する。酸化物９１の厚さは、通常１０ｎｍである。
ｐウェル・マスクと呼ばれるフォト・マスク（図示されていない）が、それから付着されパターン形成される。ホウ素が、シリコンにイオン打ち込みされる。エネルギおよびドーズ量は、イオンが酸化物を通りシリコン内に浸透するが、フォト・マスクは通らないように選択される。より平滑なあるいは逆行ドーピング・プロファイルを得るために、二重打ち込みを使用してもよい。特定の例においては、選択された領域における約１Ｅ１６ｃｍ-3のｐウェル・ドーピングを得るために、１００ｋｅＶのエネルギにおける８Ｅ１２ｃｍ-2のドーズ量のホウ素の二重打ち込みが、２００ｋｅＶのエネルギにおける１Ｅ１３ｃｍ-2のドーズ量の他の打ち込みと共に使用された。打ち込みの後、フォト・マスクは、従来のウェットなあるいはドライな方法を使用して除去される。
段落１０−１２において、ＰＭＯＳ素子を生成するための、プロセスフローにおける付加的工程が記述される。ＰＭＯＳ素子をＲＦ−ＩＣプロセスフローに追加する理由は、上述の通りである。付加的工程は、ここに記述されるように、ウエハ上の他のどんな素子にも影響を与えることなく、完全に省略することができる。
ｎ＋ゲートを有しリソグラフィ的ゲート長が約０．８μｍの単純なＰＭＯＳトランジスタの集積の態様を、ここで説明する。例えば、Ｓ．ウルフによる“ＶＬＳＩ時代のためのシリコンプロセス、第２巻 − プロセス集積”、ラティス・プレス、サンセット・ビーチ、１９９０年、３９２−３９７ページを参照されたい。従来のＣＭＯＳ／ＢｉＣＭＯＳプロセスにおいて、０．５−２μｍのゲート長範囲において、ゲート材料に対する最も一般的な選択は、重度にドープされたｎ型ポリシリコンである。二重ポリ・バイポーラプロセスにおいては、重度にドープされたｎ＋およびｐ＋ポリシリコンが共に使用可能である。ｎ＋ゲートＰＭＯＳトランジスタは、プロセス集積問題のために、選択されていた。ｎ＋ゲート・ポリシリコンの仕事関数は、理想的にはｎ素子に適し、ｐ素子に対しては、埋設チャネル素子が形成される。望ましい−０．５から−１Ｖの範囲への閾値電圧を調節するために、ｐ型打ち込み（ホウ素）が使用される。このことは、ホールが空乏したｐ領域が形成されるように、ｎ表面を過剰に補償する。正確なホウ素のドーズ量は、いくつかのパラメータ、例えばゲート酸化物の厚さおよびウェル・ドーピング、に依存する。
１０．ＰＭＯＳ素子の追加：閾値電圧調整
この時点で、ウエハ表面は、図９に示されるように、厚い酸化物８１（ＳＴＩ）を有する電界酸化物領域、および、薄い酸化物９１（１０ｎｍのｐウェル酸化物）を有する素子領域から成る。
ＰＭＯＳ素子の素子領域として機能する領域上では開いた状態にあるフォト・マスク１０１が、ここで当てられる。図１０を参照されたい。ウエハはそれから、ｐ型ドーパント、ホウ素を打ち込みされる。エネルギは、ドーパントがフォト・マスクには覆われていないが薄い酸化物に覆われている領域に浸透するように、選択される。通常、２０−５０ｋｅＶのエネルギが使用される。ドーズ量は、閾値電圧（ＶＴＰ）を−０．５から−１Ｖの範囲にあるよう調整するように、選択される。通常、１Ｅ１２−１Ｅ１３ｃｍ-2のドーズ量が使用される。正確なドーズ量、あるいはドーズ量と要素の組み合わせは、酸化物の厚さおよびＰＭＯＳゲートの下の基板の背景ドーピングに依存し、基板の背景ドーピングは、本プロセスフローにおいては、段落４および１７において記述される埋込み、つまり、ｎウェル埋込みおよび２次的コレクタ埋込み、によって設定される。
続いて、フォト・マスク１０１が除去される。
１１．ＰＭＯＳ素子の追加：ゲート酸化物および第１のゲート材料の形成
ｐウェル酸化物（図９−１０におけるクーイ（Ｋｏｏｉ）酸化物９１としても知られる）は、ＨＦにおけるウェット・エッチングによって除去され、熱酸化を使用して、ＰＭＯＳトランジスタのためのゲート酸化物１１１に取って代わられる。図１１を参照されたい。この酸化物の更新は、高度ＭＯＳ要求によるものである。ｐウェル酸化物の品質は、数回のイオン打ち込みを経てきたので、通常十分でないからである。
通常、ゲート酸化物１１１の厚さに対しては、１５ｎｍ以下の厚さが選択される。この特定の例においては、５Ｖの動作を支持しなければならないので、１２ｎｍの厚さが使用される。
直ぐに続いて、第１のド−プされていないシリコン層１１２が、ＬＰＣＶＤを使用して、ゲート酸化物１１１上に付着される。付着パラメータは、結晶質でない層（アルファ・シリコン）が形成されるように、選択される。このことは、付着温度が約５５０℃より低い場合に、達成される。この層の厚さはかなり薄く、通常１００ｎｍ以内であり、好ましくは７０ｎｍである。約６２５℃の付着温度で形成されたポリシリコンを、ゲート酸化物を保護するために代替的に使用することができる。ポリシリコン材料を使用すると、ウェット・エッチング用試薬は結晶境界に浸透することができるが、代わりにほとんど均一のアルファ・シリコン材料が使用された場合、この効果は大幅に減少される。
この結果の構造が、図１１に示されている。
プロセス集積が要求される場合、この時点で、薄い酸化物層（図示されていない）をポリシリコンの上に形成することができる。薄い酸化物は、熱成長酸化物、付着酸化物、あるいは厚い自然酸化物から成っていてもよい。
１２．ＰＭＯＳ素子の追加：ＭＯＳＢＬＫエッチング
ＰＭＯＳゲートの一部を形成するのに必要とされた付着シリコン層１１２は、ここで、ウエハの他の領域から除去されなければならない。
ＰＭＯＳ素子領域を覆っているフォト・マスク１２１（ＰＭＯＳ／ＶＴＰマスク１０１の反転マスクであるＭＯＳＢＬＫマスク）が、ウエハに当てられる。図１２を参照されたい。マスク１２１を使用して、シリコンは、フィールド酸化物／ゲート酸化膜８１／１１１をエッチング止めとして使用しながら、ドライ・エッチングによって除去される。この結果の構造が、図１２に示されている。
フォト・マスクはそれから、従来の方法を使用して除去される。
１３．コレクタ接触
能動素子（例えば、トランジスタ）を形成するためには、ウエハの表面からサブコレクタへの低抵抗パス（例えば、コレクタ・プラグ）が必要である。また、他の種類のこのような低抵抗パスが必要であるかもしれない。このようなパスは、フォトレジストを付着およびパターン形成して、コレクタ・プラグのようなパスが形成されるべきところに開いた領域１３２、１３３、１３４、１３５が生成されるようなＤＮＣＡＰマスク１３１を得ることによって、リソグラフィ的に画定される。図１３を参照されたい。図示されている回路の例において、開いた領域１３４は、プラグがサブコレクタと共に、並列プレート・コンデンサにおける１つの電極を形成する場所にある。その結果、フォト・マスクはまた、コンデンサ領域１３５も画定する。
フォトレジスト層がパターン形成された後、開口領域においてドーピングが行われる。ドーピングは、イオン打ち込み、例えば、５０ｋｅＶのエネルギおよび５Ｅ１５ｃｍ-2のドーズ量によるリンのイオン打ち込み、を使用して実行されることが好ましいが、代わりに、ヒ素のような他のドーパントを、単独であるいはリンと組み合わせて使用することもできる。溝絶縁が採用されている場合には、特別の注意が必要である。エネルギおよびドーズ量の選択に関する詳細は、国際特許出願公開第ＷＯ ９８５３４８９号（発明者：Ｈ．ノルストロム、Ａ．リンドグレン、Ｔ．ラーソン、およびＳ．−Ｈ．ホン）に記述されている。
打ち込みの後、ウエハ上にはまだフォト・マスク１３１があり、薄い保護シリコン二酸化物層１１１は、好ましくはドライ・エッチングを使用して、開口領域において除去される。酸化物層１１１は、まだフォトレジストに覆われている他の領域、例えば、バイポーラＮＰＮトランジスタのベース領域が後に形成される素子領域の部分（１３２および１３３によって示される領域の間）、にまだ残っていることに注意されたい。
この結果の構造が、図１３に示されている。
フォトレジストはそれから、従来の方法により除去され、その後、シリコン・ウエハは、通常３０分間６００℃のプロセスと、それに続く、例えばＮ2あるいはＡｒを含む酸化作用のない空気における、３０分間９００℃のプロセスの、２工程熱プロセスを受ける。本発明のプロセスフローにおけるように薄いエピを使用している場合、熱プロセスは、コレクタ抵抗を増加させずに、省略することができる。
１４．窒化物コンデンサ形成およびエミッタ／ベース開口の形成
熱プロセスの後、図１４において１４１で示される薄いシリコン窒化物層が、好ましくはＬＰＣＶＤ技術を使用して、通常２０ｎｍの範囲の厚さに付着される。この層の目的は以下の３つである。
（ｉ）コンデンサ領域におけるシリコン・ウエハと直接接触している窒化物層の部分が、これから形成されるコンデンサにおける誘電体として機能する。シリコン窒化物は、シリコン二酸化物の誘電定数より約２倍高い誘電定数（εr）を有するので、酸化物の代わりに窒化物を使用すると、領域単位ごとのより高い容量を得ることができる。
（ｉｉ）能動領域における酸化物上に付着された窒化物層の部分に、これからベース接続が形成され、この部分においてこの絶縁誘電体層が付加的に厚くなり、ベース−コレクタ接合に対する寄生容量がより低くなる。
（ｉｉｉ）窒化物層の一部は、後続のプロセスの間、ＰＭＯＳトランジスタの第１のゲート材料１１２を密閉する。
窒化物は、酸化レジスタント・マスクとしての目的を果たす。保護窒化物フィルムがない場合、重度にドープされたコレクタ・プラグは、重度に酸化され、その結果欠陥を発生させる原因となる。従って、窒化物層がコレクタ・プラグ領域上に残ることが重要である。さらに、窒化物はまた、ＭＯＳゲート・スタックにおける第１のポリシリコン層を、望ましくない酸化から保護する。
シリコン窒化物層を付着するのに先立ち、高度にドープされたｎ＋領域上に形成された可能性のあるシリコン二酸化物を全部除去するために、希釈したＨＦでウエハを短時間洗浄してもよい。
ＢｉＣＭＯＳフローにおける単一ポリ・バイポーラ・トランジスタのためのエミッタ−ベース容量を減少させるための異なる概念が、以下の特許に記述されている。Ｓ．Ｈ．プレングルおよびＲ．Ｈ．エクランドによる特許第５，１７１，７０２号、および前記の、Ｒ．Ｈ．ヘイブマンによる米国特許第５，３７４，８４５号。
窒化物層１４１の付着に続き、ウエハは、フォトレジスト層１４２を付着し、これから形成されるＮＰＮトランジスタのための、いわゆるＥ／Ｂマスク、またｐ型領域における任意の基板接触（図示されていない）のために、レジストを開くことによって、リソグラフィ的にパターン形成される。ＮＰＮトランジスタのための開口１４３は、窒化物１４１の下にフィールド酸化物８１のない領域に置かれ、フィールド酸化物の端から適度に離れている。基板接触のための開口は、ｐウェル領域における、埋設ｐ型領域（図示されていない）の上に置かれる。
開口における窒化物１４１および酸化物１１１層は、従来のエッチング、好ましくはドライ・エッチングにより、そして、好ましくは窒化物および酸化物が順次エッチングされる手順によって除去される。エッチングは、シリコン層４１の表面が露出された時に終了する。ＮＰＮトランジスタに対して、前記の方法は、ベース領域を、フィールド酸化物の開口により画定されるより大きい領域ではなく、パターン形成により設定された領域に、より小さくする。このように、ＮＰＮトランジスタのベースを、より高い圧力がかかるかもしれないフィールド酸化物領域の端から離すことができる。適切に画定されたより小さい開口を生成するこのような方法は、コレクタ−ベース容量を減少させる。
この結果の構造が、図１４に示されている。
窒化物１４１および酸化物１１１のシリコン層４１へのエッチングに続き、フォト・マスク１４２が従来の方法により除去される。
１５．外因性ベース層の形成
２００ｎｍの範囲の薄いシリコン層１５１が次に、ＣＶＤ技術を使用して構造上に付着される。図１５を参照されたい。付着条件は、層１５１がアモルファスであるように選択されるが、微結晶あるいは多結晶シリコンを代替的に使用することもできる。この層の目的は、ＮＰＮトランジスタのための外因性ベース接触、および窒化物コンデンサの上部電極として機能することである。
この付着の後、イオン打ち込みが実行される。この目的は、アモルファス・シリコン層をｐ型に重度にドープすることである。イオン打ち込みのための選択された種類は、好ましくは、約５０ｋｅＶのエネルギおよび約２Ｅ１５ｃｍ-2のドーズ量におけるＢＦ2である。ホウ素は、より低いエネルギで代替的に打ち込みされる。エネルギは、打ち込みされたホウ素原子が付着シリコン層１５１を通って到達しないように、選択される。結晶質でないシリコン層が使用された場合、打ち込みされたドーピング・プロファイルはよりよく制御される。
シリコン層１５１の上に、通常１５０ｎｍの厚さのシリコン二酸化物層１５２が、ＰＥＣＶＤ技術を使用して付着される。他の型の低温酸化物、例えばＬＴＯを、代替的に使用することもできる。ＰＥＣＶＤ技術を使用する目的は、酸化物付着の間にアモルファス・シリコンが再結晶化しないように、温度を低く保つことである。ＮＰＮトランジスタのための外因性ベース接触の形成の間、ＰＥＣＶＤにより付着されたシリコン二酸化物層の下にＢＦ2を打ち込みされたアモルファス・シリコン層があることの利点は、Ｈ．ノルストロムによる米国特許第６，０７７，７５２号にさらに詳しく記述されている。
この結果の構造が、図１５に示されている。
１６．エミッタ開口のパターン形成
次に、ＲＦＥＭＩＴマスクと呼ばれるフォト・マスク１６１が、構造に当てられる。図１６を参照されたい。レジストは、窒化物コンデンサの上部電極、ｐ型基板接触および、ＮＰＮトランジスタの外因性ベース領域を形成する領域を保護する。フォトレジストをマスクとして使用して、先の工程において付着されたシリコン二酸化物１５２およびアモルファス・シリコン１５１は、ここでドライ・エッチングを使用して除去される。エッチングは、シリコン窒化物層１４１が、開いたフィールド領域上の、コレクタ領域およびＭＯＳ素子を保護している場所で、完全に露出された時に止められる。
エッチングは、複数チャンバ・システム（クラスタ・システム）において実行されると有利である。この場合、露出したシリコンのある領域１６２、つまり後にＮＰＮトランジスタの真性ベース領域として画定される領域において、シリコンが２０ｎｍオーバエッチング除去される。ＰＭＯＳトランジスタの上には同様のシリコン窒化物１４１があり、エッチングはこの窒化物の上で止まり、窒化物はほとんどそのまま残される。
この結果の構造が、図１６に示されている。
１７．選択的埋込みコレクタ
次の工程は、図１６および１７において１７１で示される、ＮＰＮトランジスタのコレクタ、いわゆる２次的埋込みコレクタ（ＳＩＣ）を形成する、付加的ドーピングである。この目的は、ベースの幅の広がりを最小にし、それにより、トランジスタの高周波特性を改良することである。この特定の場合において、このドーピングは、二重リン打ち込みとして実行される。第１の工程の間、５Ｅ１２ｃｍ-2のリンが２００ｋｅＶのエネルギにおいて打ち込みされ、第２の工程の間、４Ｅ１２ｃｍ-2のリンが４２０ｋｅＶのエネルギにおいて打ち込みされる。これらの工程の順序は反対でもよく、正確なエネルギおよびドーズ量は、エピの厚さ、温度駆動等の、プロセスにおける実際のプロセスパラメータに適応するよう調整されなければならないかもしれない。
工程１６からのフォトレジスト１６１が、打ち込みがエミッタベース開口内にのみ行われるように、ＮＰＮトランジスタの一部を保護しているので、その結果、外因性ベース接触１５１の下においてはコレクタ・ドーピングが増加していないことに、注意されたい。これにより、ＮＰＮトランジスタの低コレクタ−ベース容量が保持される。
ＰＭＯＳトランジスタは、打ち込みの間どんなフォト・マスクにも覆われず、打ち込みされた種類に完全に浸透され、ＰＭＯＳトランジスタのためのｎウェルの背景ドーピングを設定する。従って、打ち込みパラメータは、トランジスタの閾値電圧に影響を与えるが、工程１１において行われた閾値電圧打ち込みドーズ量を変えることによって、補償することができる。
打ち込みの後、レジストは従来の方法を使用して除去され、１０−２０ｎｍの範囲の薄いシリコン二酸化物１７２が、むき出しのシリコンが露出しているウエハ表面上、つまり、真性ベース開口１６２（図１７）において、熱的に成長される。成長は、湿った空気において、８００℃の比較的低い温度において行われる。この工程の間、外因性ベース電極１５１の上の残りのＰＥＣＶＤ付着酸化物層１５２は、結果的に密度が高くなる。構造の側壁上では、熱酸化物が、露出したシリコンの上に成長する。熱プロセスの間に、アモルファス・シリコン１５１は多結晶シリコンに変化し、同時に、先に打ち込みされたホウ素がポリシリコン内で再分布され、ｐ型ベース接触パス１７３を形成する。
１８．真性ベース形成
次の工程において、ホウ素が構造内に打ち込みされ、ＮＰＮトランジスタの真性ベース領域１７４を形成する。この特定の例において、約１．５Ｅ１４ｃｍ-2のドーズ量のホウ素が約６ｋｅＶのエネルギにおいて打ち込みされる。先の工程において形成された薄い酸化物の厚さが変化すると、打ち込みパラメータを変更する必要があるかもしれない。打ち込みは、ベース領域におけるシリコンにのみ浸透する。他のシリコン領域は、窒化物層１４１によって保護されているからである。
打ち込みの後、構造は、好ましくは８００℃の湿った空気においてさらに酸化され、シリコン／シリコン二酸化物表面におけるホウ素原子の集中を減少させる。
それから、図１８ａを参照すると、約１２０ｎｍの厚さのシリコン窒化物の層が、ＬＰＣＶＤ技術によって適合的に付着される。窒化物層は、特別な異方性エッチングによって、ＮＰＮトランジスタの真性ベース開口１６２におけるように（内部スペーサ）、表面における大きな段が存在する、シリコン窒化物の側壁スペーサ１８１が残っているところまで、エッチングされる。このスペーサの形成の後、真性ベースの開口は、今後、エミッタ開口１６２と呼ばれる。最近付着された窒化物が除去されるだけでなく、フィールド８１およびコレクタ接触領域４１およびＰＭＯＳゲート構造１１２の上の、（工程１４において付着された）薄い窒化物１４１も、このエッチングにおいて同時に除去される。
エミッタ開口１６２の中央には熱酸化物が残っているが、これもまた除去される。酸化物は、ウェットあるいはドライ・エッチングによって除去してもよい。この特定の例においては、２工程ドライ・エッチングが使用される。第１のエッチング工程は、Ａｒ／ＣＨＦ3／ＣＦ4プラズマにおけるＲＩＥ（反応イオン・エッチング）を使用した酸化物除去であり、第２のエッチング工程は、先のＲＩＥエッチングからの残留物および放射線損傷を除去するための、Ａｒ／ＮＦ3におけるもとの場所における軽度の等方性シリコン・エッチングである。第２のエッチング工程は、約１０ｎｍのシリコンを、エミッタ開口の露出した領域から除去する。このエッチングは真性ベース・プロファイルに影響を与えるので、エッチングの深さは、製造されるＮＰＮトランジスタの電流利得（ベータあるいはｈFE）における要求によって、制御されるかもしれない。
この第２のエッチングはまた、ＰＭＯＳトランジスタ上の第１のゲート材料１１２として使用されたシリコンの一部も除去する。ゲート材料の最初の厚さは、ＰＭＯＳトランジスタに対して何の問題も起こさないような範囲で、選択されていた。
この結果の構造が、図１８ａに示されている。
エッチングの後、通常２２０ｎｍの厚さのポリシリコン層１８２が、ＬＰＣＶＤ技術を使用して付着される。図１８ｂを参照されたい。層１８２は続いて、好ましくはヒ素および／あるいはリンによるイオン打ち込みによって、ドープされる。
この好ましい実施例において、ドーピングは、３つの個別の工程において実行される。
第１に、ウエハの全表面に、約５０ｋｅＶのエネルギにおいて３Ｅ１５ｃｍ-2のドーズ量のヒ素が打ち込みされる。
第２に、低値（ＲLO）および高値（ＲHI）を有する抵抗器の領域上にレジストを残すために、パターン形成されたフォトレジスト・マスク（図示されていない）を使用して、約１５０ｋｅＶのエネルギにおいて１．２Ｅ１６ｃｍ-2のドーズ量のヒ素打ち込みが行われる。レジスト・マスクは、続いて、除去される。
第３に、低値抵抗器（ＲLO）のための領域および接触プラグ領域１３２、１３３、１３４のための領域を画定する他のマスク層１８３、図１８ｃを参照、がパターン形成され、約２５ｋｅＶのエネルギにおいて４Ｅ１５ｃｍ-2のドーズ量のリンが打ち込みされる。レジスト・マスク１８３は、この後、除去される。
こうして得られた高値抵抗器（ＲHI）は、単位面積当たり約５００Ｏｈｍｓのシート抵抗率を有し、低値抵抗器（ＲLO）は、単位面積当たり約１００Ｏｈｍｓのシート抵抗率を有する。これらの抵抗値は、ドーズ量およびエネルギを調整することによって、変更することができる。
重要な特徴は、エミッタ・ウィンドウと接触するポリシリコンが、異なるエネルギにおける２回連続してヒ素打ち込みを受けることである。どんなリンもエミッタ・ポリシリコン１８２に入ることはできない。図１８ｃを参照されたい。
しかし、コレクタと接触しているポリシリコンは、通常ヒ素とリンの組み合わせを使用して打ち込みされる。同じドーピング型であるが異なる拡散率を有する２つの異なるドーパント種類を使用することによって、低い抵抗率および深いコレクタ接触が達成される。
１９．エミッタ・エッチング
ドープされたポリシリコン１８２（図１８ｃにおける）は、次に、リソグラフィおよびドライ・エッチングを使用してパターン形成される。図１９ａを参照されたい。この工程において、ＮＰＮトランジスタのエミッタ１９１およびコレクタ１９２への接触領域、窒化物コンデンサのより深い電極１９３、ＰＭＯＳトランジスタのゲート１９４、ＰＭＯＳトランジスタの基板接触１９５、および、低値および高値抵抗器（図１９ａにおいては明示的には図示されていない）、が画定される。図示されているＰＭＯＳ素子は、（準ラテラルＰＮＰ素子を製造するために）２つのＰＭＯＳトランジスタを含み、従って２つのゲート領域１９４を有することに留意されたい。
ポリシリコンがエミッタ開口１６２内で単結晶シリコン表面と直接接触している場所において、ポリシリコンは、後のプロセス工程において、真性ベース領域１７４におけるエミッタのドライブ・インの間、ドーピング源として機能する。ＥＭＩポリ・マスクと呼ばれるフォトレジスト・マスク１９６を使用して、ドープされたポリシリコンのある部分が、電界酸化物領域８１が露出するまで除去される。このエッチングは、Ｃｌ2／ＨＢｒ／Ｏ2プラズマを使用したＲＩＥを使用して行われることが好ましい。
この結果の構造が、図１９ａに示されている。
このエッチングの後、レジストは従来の方法を使用して除去される。
ｐ型ポリシリコン層１５１の上部の酸化物層１５２を、ここで除去しなければならない（図示されていない）。このことは、ドライ・エッチングによって、ウエハ全体にわたって、あるいは、ＢＡＳＥ ＯＸＲＥＭマスクと呼ばれるフォト・マスク１９７を使用して局所的に、行うことができる。図１９ｂを参照されたい。フォト・マスクを使用する方法は、本実施例においては好ましい方法である。フォト・マスクは、開口がｐ＋ポリシリコン層の上に形成されるように、パターン形成される。それから、酸化物は、Ａｒ／ＣＨＦ3／ＣＦ4プラズマを使用したＲＩＥを使用して除去される。エッチングは、ポリシリコンがレジスト開口において露出した時に止められる。全体的エッチングの代わりにフォト・マスクを使用することの利点は、電界酸化物領域８１がフォトレジストによって保護され、侵食を免れることである。
エッチングの後、レジストがまだ残存しているので、ＰＭＯＳのそれぞれのソースおよびドレイン領域１９８にドープするために、付加的なホウ素打ち込みが行われる。図１９ｂを参照されたい。バイポーラ・トランジスタの外因性ベース１５１、コンデンサの上部プレート１５１、およびｐ型基板接触（図示されていない）のためのポリシリコン、が同時に打ち込みを受ける。エッチングおよび打ち込みが完了すると、フォトレジストは除去される。
２０．エミッタ活性およびドライブ・イン
約３０ｎｍの薄い酸化物層２００が、ウエハ上に付着される。ＴＥＯＳが使用されることが好ましいが、ＬＴＯあるいはＰＥＣＶＤのような他の酸化物を代替的に使用することもできる。
酸化物２００の上に、約１００ｎｍの厚さのシリコン窒化物層２０１が、ＬＰＣＶＤ技術を使用して適合的に付着される。その結果の構造が、図２０ａに示されている。
付着の後に、先に打ち込みされたドーパントを活性化しドライブ・インするために、ウエハは高温にさらされる。
好ましい実施例において、熱プロセスは、２工程手順において実行される。ウエハは、第１に、約３０分の間、８５０℃の電気炉において焼きなまされる。この目的は、打ち込みを受けた層において、ドーパントをより均一に再分布することである。この第１の工程は、実際、本発明のプロセスフローにおいては省略することができる。半導体ウエハは、通常約７９０℃において３時間以上行われる、シリコン酸化物／窒化物２００／２０１の付着の間に、既に十分な熱プロセスを受けているからである。
第２に、ＲＴＡ（高速熱焼きなまし）装置を使用した、約１０７５℃における１６秒間の、窒素における別の熱プロセスが行われる。この焼きなましの目的は、打ち込み種（ｉｍｐｌａｎｔｅｄ ｓｐｅｃｉｅｓ）を電気的に活性化し、ＮＰＮトランジスタのエミッタベース接合の最終的ドーピング・プロファイル、および、ＰＭＯＳ素子のプロファイルを設定することである。
先に付着されたシリコン酸化物２００およびシリコン窒化物２０１層は、ウエハ上に残っていることに注意されたい。これらの層の目的は、熱プロセスの間に打ち込みされたドーパントが周囲に拡散して出ていくことを、止めることである。
熱プロセスの間に、上部ｎ多層１９１に打ち込みされたヒ素は、拡散により真性ベースに浸透し、エミッタベース接合を形成する。本実施例に対しては、エミッタ２０２の深さは約５０ｎｍであり、エミッタの下に残っている真性ベース１７４の厚さは約５０ｎｍである。エミッタ開口内の、単結晶シリコン層の表面と多結晶層との間の接合におけるヒ素の濃度は、通常、５Ｅ２０原子／ｃｍ-3である。真性ベース内のエミッタ−ベース接合における、対応するホウ素の濃度は、通常、１Ｅ１８原子／ｃｍ-3である。
同時に、外因性ベース接触多層に打ち込みされたホウ素は、拡散して真性ベースに結合する。ここに記述される製造プロセスに対して、外因性ベースの深さは約２００ｎｍであり、外因性ベース・ポリシリコンと単結晶シリコンとの間のインタフェースにおける、対応するホウ素の濃度は、通常、１Ｅ２０原子／ｃｍ-3である。この高度にドープされたｐ型領域は、外因性ベースと呼ばれる。
ｐ型ポリシリコン層からのホウ素の外方拡散により、基板接触が対応する方法で形成される。
ＰＭＯＳトランジスタ構造のゲート１９４は、ｎ＋多層（図１８ｂにおける１８２）つまりエミッタ・ポリ、および、ドープされていないポリシリコンである第１のゲート材料（図１１における１１２）の残留物から成る。熱プロセスの間、ｎ＋型ドーパントは、拡散によりゲート層内において再分布され、ゲートはここでｎ＋材料で均一的にドープされ、従って、ＰＭＯＳトランジスタのためのｎ＋ゲート１９４が形成される。
ＰＭＯＳトランジスタのソース／ドレイン領域もまた、熱プロセスによって活性化される。
この結果の構造が、図２０ａに示されている。
焼きなましの後、抵抗器は、フォトレジストの保護層が抵抗器本体（図示されていない）の上にのみ残るように、リソグラフィ的に画定される。抵抗器の終端部分は、露出される。パターン形成の後、シリコン窒化物層２０１およびシリコン酸化物層２００は、フォトレジスト層によって覆われていない表面部分において、エッチングによって除去される。スペーサ２０３がＮ＋型のポリシリコン層１９４の端に沿って形成されるように、エッチングは異方性である。
薄いシリコン酸化物層の上のシリコン窒化物のいわゆるスペーサの製造に関してここに記述されるプロセスは、かなりの部分、Ｈ．ノルストロムその他による米国特許第４，７４０，４８４号に記述されている製造プロセスに類似している。それから、フォトレジスト層は除去される。
フォトレジスト層を除去した後に、Ｎ＋型のポリシリコン層１９４およびＰ＋型のポリシリコン層１５１には、これから製造される構成要素の異なる電極領域に対する導体の抵抗を減少させるために、薄いシリサイド層を与えることができる。これらの導体は、それから、このようなシリサイド層によって分路される。このシリサイド層は、例えばＰｔＳｉ、ＣｏＳｉ2あるいはＴｉＳｉ2によって構成することができる。好ましい実施例において、二珪化チタンＴｉＳｉ2が使用され、これは、いわゆる“自己整合方法”を使用して、露出したシリコン表面の上に形成される。抵抗器本体は露出せず、シリコン窒化物層２０１の残っている部分によって保護されているので、そこではシリサイドは得られない。
このような自己整合シリサイド化（“サリサイド”）において、ウエハの表面上に、薄い金属層、この場合約５０ｎｍの厚さのチタン層が、好ましくはスパッタリングによって付着される。ブライトンその他による米国特許第４，７８９，９９５号、および、シバタによる米国特許第４，６２２，７３５号を参照されたい。金属層はそこで、ＲＴＡ装置における窒素ガス内で、約７１５℃の高温において、露出したシリコンと約２０秒の短時間反応させられる。ある場合には、酸素ガスとアンモニア・ガスの混合を使用することもできる。その後、シリコンと反応していない、つまり金属付着に先立ちシリコン表面が露出していなかった部分におけるチタンが、ウェットな化学的方法によって溶解される。このエッチング工程は、反応していないチタンを選択的に除去し、チタン・シリサイド自身にはわずかしか影響を与えない。ウェットな化学的エッチングプロセスの後に、プレートは、約８７５℃において約３０秒の間焼きなましされ、低抵抗形式の二珪化チタンが形成される。このように生成されたシリサイド層は、単位面積当たり約２−５ｏｈｍｓの表面抵抗を有し、プレートの、先に露出されたシリコン表面上にのみ存在する。つまり、これらの表面と自己整合している。
外部スペーサ２０３の形成およびサリサイド（自己整合シリサイド）２０４の形成の後の構造が、図２０ｂに示され、図２０ｃにおいては、前記のプロセスフローにおいて製造されたＮＰＮトランジスタに対するＳＩＭＳプロファイルが示されている。
図２０ｄは、ベース−コレクタ電圧の作用としての、ＮＰＮトランジスタのベース−コレクタ容量を示している。下部曲線は、ここに記述される本発明の製造プロセスに従って製造されたＮＰＮに対する容量を示し、上部曲線は、より厚いエピおよびより高度なウェル・ドーピングを使用した従来技術のプロセスにより製造されたＮＰＮトランジスタに対する容量を示している。（０ Ｖ ＶｂｃにおけるＣｂｃによって表わされる）合計容量値が得られ、全範囲において変化がより少なくなる。本発明により製造されたトランジスタは、約１Ｖのバイアス電圧において既に完全に空乏することに、注意されたい。
ヨハンソンおよびアルンボルグによる米国特許第６，１９８，１５６号に記述されるように、逆行プロファイルを慎重に調整することにより、トランジスタの線形性をさらに高めることができる。
２１．マスク設計、第１の金属層への接触ホール
図２１ａ−ｃは、前記段落において説明した、３つの主要な素子（ＮＰＮトランジスタ、準ラテラルＰＮＰ（つまり、ＰＭＯＳ素子）および窒化物コンデンサ）のマスク設計図を示している。第１の金属層に対する（格子縞にパターン形成された）接触ホールも、示されている。
図２１ａにおいては、ＮＰＮトランジスタのためのマスクが示され、２２はＳＵＢマスクであり、２１１はＳＴＩマスク（段落５参照）であり、２１２は深い溝マスク（段落６参照）であり、２１３はｐウェル・マスク（段落９参照）であり、１４２はＥ／Ｂマスクであり、１６１はＲＥＦＥＭＩＴマスクであり、１９６はＥＭＩ ＰＯＬＹマスクであり、そして、１９７はＢＡＳＥ ＯＸＲＥＭマスクである。
さらに、接触ホールは、ベース２１４に対して、エミッタ２１５に対して、そしてコレクタ２１６に対してそれぞれ図示されている。
図２１ｂにおいては、準ラテラルＰＮＰトランジスタのためのマスクが示され、２２はＳＵＢマスクであり、２１１はＳＴＩマスク（段落５参照）であり、２１２は深い溝マスク（段落６参照）であり、２１３はｐウェル・マスク（段落９参照）であり、１２１はＭＯＳＢＬＫマスクであり、１３１はＤＮＣＡＰマスクであり、１９６はＥＭＩ ＰＯＬＹマスクであり、そして、１９７はＢＡＳＥ ＯＸＲＥＭマスクである。この構成要素の設計は、断面図とは異なり、基板接触が環状型に形成されていることに注意されたい。
さらに、接触ホールは、ゲート２１７（接地）に対して、ソース２１８（コレクタ）およびドレイン２１９（エミッタ）に対して、そして基板接触２２０（ベース）に対してそれぞれ図示されている。
図２１ｃにおいては、窒化物コンデンサのためのマスクが示され、２２はＳＵＢマスクであり、２１１はＳＴＩマスク（段落５参照）であり、２１２は深い溝マスク（段落６参照）であり、２１３はｐウェル・マスク（段落９参照）であり、１３１はＤＮＣＡＰマスクであり、１６１はＲＥＦＥＭＩＴマスクであり、１９６はＥＭＩ ＰＯＬＹマスクであり、そして、１９７はＢＡＳＥ ＯＸＲＥＭマスクである。
さらに、接触ホールは、上部２２２および下部２２１電極に対して図示されている。
２２．第１の金属層への接続
図２２ａ−ｂは、トランジスタを第１の金属層に接続する時の、ＮＰＮトランジスタの付加的特徴を示している。
（最良の周波数性能に対応する）最も低いベース抵抗を得るために、ベース接触２２１は、図２２ａに示されるように、エミッタＥの両側に置かれる。厳密な設計規則のために、このことは、トランジスタの大きさを変えることなく達成することができる（このことは、従来技術のプロセス方法においては、通常可能ではない）。
しかし、１つの回路設計におけるいくつかのトランジスタは、高電流を出力するために使用することができる。図２２ａにおける設計は、その場合、エミッタＥに接触している金属の幅（エミッタ接続における電流密度）によって制限されるかもしれない。外因性ベースは、エミッタを完全に囲み、ベース抵抗をさらに低くするためにＴｉＳｉ2によって覆われているので、金属接続は図２２ｂに示されるように置かれ、ベース抵抗はほんの少ししか増加しない。
さらに、同じトランジスタ設計を、二重および単一のベース接触のために使用することができる（接触ホールおよび金属層を異なるように生成しなければならないだけである）。
プロセスは続いて、国際特許出願公開第ＷＯ ９９０３１５１号（発明者 Ｈ．ノルストロム、Ｓ．ナイグレンおよびＯ．タイルステッド）に記述されるプロセスフローに実質的に従う。
このプロセスにおいてＮＭＯＳ素子が製造される場合、通常、４つのさらなるプロセス工程を追加しなければならない：ＮＭＯＳゲート領域のマスキングおよびイオン打ち込み、および、ＮＭＯＳソースおよびドレイン領域のマスキングおよびイオン打ち込み）。
さらに、米国特許第６，１００，１３３号（発明者 Ｈ．ノルストロムおよびＳ．ナイグレン）として公開されている国際特許出願において記述されるように、ＭＩＭコンデンサをフローに追加することができる。
本発明は様々に変更することができることは、明らかであろう。このような変更は、本発明の範囲からの逸脱とみなされるべきではない。このようなすべての修正は、この分野の技術者には明らかなように、付随する請求項の範囲内に含まれるよう意図されている。
本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例により製造された埋込みコレクタ構造上のｎウェルのドーピング・プロファイルを示すＳＩＭＳ（２次イオン質量分折計）図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例によるプロセスの間の、半導体構造の一部分の高倍率拡大断面図である。 本発明の好ましい実施例により製造されたＮＰＮトランジスタのドーピング・プロファイルを示すＳＩＭＳ（２次イオン質量分折計）図である。 本発明の製造工程により製造された（下の曲線）および従来技術の製造工程により製造された（上の曲線）ＮＰＮトランジスタに対するベース−コレクタ・バイアス電圧の関数としてのベース−コレクタ容量を示す図である。 本発明により製造された、主要構成要素の構成要素領域への最も重要なマスク設計を示す図である。 本発明により製造された、主要構成要素の構成要素領域への最も重要なマスク設計を示す図である。 本発明により製造された、主要構成要素の構成要素領域への最も重要なマスク設計を示す図である。 本発明により製造された、主要構成要素の構成要素領域への電気的接続を示す図である。 本発明により製造された、主要構成要素の構成要素領域への電気的接続を示す図である。

Claims (36)

  1. 集積回路、特に無線周波数アプリケーションのための集積回路の製造方法であって、少なくとも１つのバイポーラ・トランジスタ及び少なくとも１つのＭＯＳ素子を含み、
    シリコン基板（１０、４１）を提供する工程と、
    バイポーラ・トランジスタの能動領域（４１）とＭＯＳ素子のための能動領域（４１）とを、前記シリコン基板（１０）に形成する工程と、
    前記能動領域の周りに、水平面において、電解絶縁領域（８１）を形成する工程と、
    前記ＭＯＳ素子の前記能動領域上に、ＭＯＳゲート領域（１１１、１１２）を形成する工程と、
    前記ＭＯＳゲート領域上と前記バイポーラ・トランジスタの前記能動領域（４１）上に、電気的絶縁材料の層（１４１）を形成する工程と、
    前記電気的絶縁層（１４１）に開口（１４３）を形成することによって、前記バイポーラ・トランジスタの前記能動領域にベース領域を画定する工程と、を含み、
    前記電気的絶縁層における前記開口（１４３）は、電気的絶縁層（１４１）の残りの部分が、バイポーラ・トランジスタの前記能動領域を部分的に覆うように形成され、
    前記電気的絶縁層（１４１）は前記ＭＯＳゲート領域上に残り、特に酸化、イオン打ち込み及び／あるいはエッチング工程を含む後続の製造工程の間、前記ＭＯＳゲート領域を密閉し保護する、前記集積回路の製造方法。
  2. 請求項１に記載の方法において、前記電気的絶縁層が窒化物層（１４１）である、前記方法。
  3. 請求項１あるいは請求項２に記載の方法であって、さらに、コンデンサ（４１、１４１、１５１）の製造を含み、前記電気的絶縁層（１４１）の一部は前記コンデンサにおける誘電体として使用される、前記方法。
  4. 請求項１から請求項３のいずれかひとつに記載の方法において、前記ＭＯＳゲート領域は、酸化物層（１１１）の上のシリコン層（１１２）として形成される、前記方法。
  5. 請求項４に記載の方法において、酸化物は、前記電気的絶縁層（１４１）の形成に先立ち、シリコン層（１１２）の上に形成される、前記方法。
  6. 請求項４あるいは請求項５に記載の方法であって、さらに、前記電気的絶縁層（１４１）の形成に先立ち、バイポーラ・トランジスタのための前記能動領域（４１）の上に酸化物層（１１１）を形成する工程を含む、前記方法。
  7. 請求項６に記載の方法であって、さらに、バイポーラ・トランジスタのための前記能動領域（４１）の一部を露出するために、前記開口（１４３）を、前記能動領域（３１）の上の前記酸化物層（１１１）を通しても形成する工程を含む、前記方法。
  8. 請求項６あるいは請求項７に記載の方法において、前記ゲート・ポリシリコン層（１１２）がその上に形成される前記酸化物層（１１１）、及び、バイポーラ・トランジスタのための前記能動領域の上に形成される前記酸化物層（１１１）は、同時に形成される、好ましくは成長される、前記方法。
  9. 請求項１から請求項８のいずれかひとつに記載の方法において、ＭＯＳ素子のための前記能動領域（４１）は、前記ＭＯＳゲート領域（１１１、１１２）の形成に先立ちイオン打ち込みされる、前記方法。
  10. 請求項１から請求項９のいずれかに記載の方法において、バイポーラ・トランジスタのための前記能動領域（４１）における２次的埋込みコレクタ（ＳＩＣ）（１７１）、及び、ＭＯＳ素子のための前記能動領域（４１）の背景ドーピングは、イオン打ち込み工程において同時に形成される、前記方法。
  11. 請求項１０に記載の方法において、バイポーラ・トランジスタの外因性ベース（１５１）は、前記開口（１４３）内の前記電気的絶縁層（１４１）の上と部分的にはバイポーラ・トランジスタの前記能動領域（４１）の上とに、形成され、それによりエミッタ開口（１６２）を画定し、前記外因性ベースは、前記イオン打ち込み工程に先立ち形成され、前記イオン打ち込み工程の間フォトレジスト（１６１）により保護される、前記方法。
  12. 請求項１１に記載の方法において、イオン打ち込み工程において同時に、前記外因性ベース（１５１）はドープされ、ソース及びドレイン領域（１９８）はＭＯＳ素子の前記能動領域（４１）に形成される、前記方法。
  13. 請求項１２に記載の方法において、コンデンサ（４１、１４１、１５１）の電極（１５１）及び／あるいは基板接触のための接触層もまた、前記外因性ベースがドープされるイオン打ち込み工程においてドープされる、前記方法。
  14. 請求項１２あるいは請求項１３に記載の方法において、シリコン酸化物（２００）とシリコン窒化物（２０１）との２層は、前記ドープされたソース及びドレイン領域（１９８）上に形成され、それにより、打ち込まれた種が前記能動領域（４１）から拡散して出て行くことを防ぐ、前記方法。
  15. 請求項１から請求項１４のいずれかひとつに記載の方法において、バイポーラ・トランジスタ及びＭＯＳ素子の前記能動領域（４１）は、酸化物−窒化物２層を通るイオン打ち込みによって形成される、前記方法。
  16. 請求項１から請求項１５のいずれかひとつに記載の方法において、前記バイポーラ・トランジスタのためのコレクタ・プラグ（１９２、４１）を含むコレクタ（３１、４１、１７１、１９２）が形成され、前記コレクタ・プラグは、同じドーピング型（ｎ）であるが異なる拡散率を有する２つの異なるドーパント種類（Ａｓ、Ｐ）によるイオン打ち込みによりドープされ、低抵抗率と深いコレクタ・プラグを達成する、前記方法。
  17. 請求項１６に記載の方法において、エミッタ接触（１９１）が形成され、前記エミッタ接触は、前記コレクタ・プラグ打ち込みにおいて使用された前記ドーパント種類の１つによりドープされる、前記方法。
  18. 請求項１６あるいは請求項１７に記載の方法において、コレクタ・プラグの前記イオン打ち込みは、３つの個別の工程において実行され、各工程は設定エネルギ及び設定ドーズ量におけるドーパント種のイオン打ち込みを含む、前記方法。
  19. 請求項１８に記載の方法において、前記３工程イオン打ち込みにおいて、高抵抗及び低抵抗抵抗器（ＲHI、ＲLO）が形成される、前記方法。
  20. 請求項１から請求項１９のいずれかひとつに記載の方法において、バイポーラ・トランジスタはＮＰＮトランジスタであり、ＭＯＳ素子はＰＭＯＳトランジスタである、前記方法。
  21. 請求項１から請求項２０のいずれかひとつに記載の方法において、
    バイポーラ・トランジスタの埋込みコレクタ領域（３１）が前記基板（１０）に形成され、前記埋込みコレクタ領域は、バイポーラ・トランジスタの前記能動領域（４１）の下に位置し、
    バイポーラ・トランジスタのための能動領域の周りに形成された電界絶縁領域が、前記シリコン基板における浅い溝（５１）として形成され、前記浅い溝は基板表面から埋込みコレクタ領域（３１）内（ｚ）へと下に垂直に延び、
    前記浅い溝は電気的絶縁材料（８１）で満たされる、前記方法。
  22. 請求項２１に記載の方法において、前記埋込みコレクタ領域（３１）及び前記浅い溝（５１、８１）は、前記埋込みコレクタ領域が前記浅い溝の下に位置する領域（ｘ）内に延びるように、相互に形成される、前記方法。
  23. 請求項２２に記載の方法において、前記埋込みコレクタ領域は、好ましくは少なくとも約１Ｅ１９ｃｍ-3の濃度に強度にｎドープされ、バイポーラ・トランジスタのための前記能動領域は、約１Ｅ１７ｃｍ-3以下の濃度、好ましくは約５Ｅ１６ｃｍ-3以下、さらに好ましくは約１Ｅ１６ｃｍ-3以下、そして最も好ましくは約１Ｅ１６ｃｍ-3の濃度にドープされる、前記方法。
  24. 請求項２１から請求項２３のいずれかひとつに記載の方法において、深い溝（６３）が前記浅い溝（５１）において形成され、特に前記浅い溝に自己整合する、前記方法。
  25. 特に無線周波数アプリケーションのための集積回路の製造における、集積回路に含まれる縦型バイポーラ・トランジスタの絶縁のための浅い溝を形成する方法であって、
    第１のドーピング型の半導体基板（１０）を提供する工程と、
    前記基板に、前記バイポーラ・トランジスタのための第２のドーピング型の埋込みコレクタ領域（３１）を形成する工程と、
    前記基板上にシリコン層（４１）をエピタキシャル成長させる工程と、
    前記バイポーラ・トランジスタのための前記第２のドーピング型の能動領域（４１）を、前記エピタキシャル成長したシリコン層に形成し、前記能動領域は埋込みコレクタ領域（３１）の上に位置する工程と、
    浅い溝（５１）を前記エピタキシャル成長したシリコン層と前記シリコン基板に形成し、前記浅い溝は前記能動領域を水平面で囲み、前記基板内へ距離（ｚ）を垂直に延ばす工程と、
    前記浅い溝を電気的絶縁材料（８１）で満たす工程と、
    を含む前記浅い溝の形成方法。
  26. 請求項２５に記載の方法において、前記埋込みコレクタ領域（３１）及び前記浅い溝（５１）は、前記埋込みコレクタ領域が前記浅い溝の下に位置する領域（ｘ）内に延びるように、相互に形成される、前記方法。
  27. 請求項２５あるいは請求項２６に記載の方法において、前記浅い溝は、マスキング及びエッチングによって形成される、前記方法。
  28. 請求項２５から請求項２７のいずれかに記載の方法において、前記基板ドーピングはｐ型であり、前記埋込みコレクタ領域及び前記能動領域ドーピングはｎ型である、前記方法。
  29. 請求項２８に記載の方法において、前記埋込みコレクタ領域は、好ましくは少なくとも約１Ｅ１９ｃｍ-3の濃度に強度にｎドープされ、前記能動領域は、約１Ｅ１７ｃｍ-3以下の濃度、好ましくは約５Ｅ１６ｃｍ-3以下、さらに好ましくは約１Ｅ１６ｃｍ-3以下、そして最も好ましくは約１Ｅ１６ｃｍ-3の濃度にドープされる、前記方法。
  30. 請求項２５から請求項２９のいずれかひとつに記載の方法において、深い溝（６３）が前記浅い溝（５１）において形成され、特に前記浅い溝に自己整合する、前記方法。
  31. 集積回路、特に無線周波数アプリケーションのための集積回路は、
    第１のドーピング型の半導体基板（１０）であって、前記基板は上部表面を有する前記半導体基板（１０）と、
    前記基板に形成された縦型バイポーラ・トランジスタであって、前記トランジスタは第２のドーピング型の能動領域（４１）を含み、前記能動領域にはエミッタ（２０２）とベース（１７４）とが形成され、前記第２のドーピング型の埋込みコレクタ領域（３１）を有し、前記埋込みコレクタ領域は能動領域の下に位置する前記縦型バイポーラ・トランジスタと、
    前記縦型バイポーラ・トランジスタの絶縁のための浅い溝（５１）であって、前記浅い溝は、基板の表面に沿って見られるように、前記トランジスタの能動領域を囲むと共に電気的絶縁材料（８１）で満たされた前記溝と、
    前記浅い溝（５１）は、前記基板の上部表面から、前記埋込みコレクタ領域が位置する深さ（ｚ）まで前記基板内に垂直に延びる、前記集積回路。
  32. 請求項３１に記載の集積回路において、前記埋込みコレクタ領域（３１）は、前記浅い溝（５１）の下に位置する領域（ｘ）内に延びることを特徴とする、前記集積回路。
  33. 請求項３１あるいは請求項３２に記載の集積回路において、前記埋込みコレクタ領域は、好ましくは少なくとも約１Ｅ１９ｃｍ-3の濃度に強度にｎドープされ、前記能動領域は、約１Ｅ１７ｃｍ-3以下の濃度、好ましくは約５Ｅ１６ｃｍ-3以下、さらに好ましくは約１Ｅ１６ｃｍ-3以下、そして最も好ましくは約１Ｅ１６ｃｍ-3の濃度にドープされる、前記集積回路。
  34. 請求項１から請求項２４のいずれかひとつに記載の方法において、縦型バイポーラ・トランジスタが、バイポーラ・トランジスタの前記能動領域に形成され、前記バイポーラ・トランジスタのドーピング・プロファイル及び熱プロセスは、２Ｖより大きいベース−コレクタ・バイアス電圧において、そのベース（１７４）からそのサブコレクタ（２６）に十分空乏するトランジスタを生成する、前記方法。
  35. 請求項１から請求項２４のいずれかひとつに記載の方法において、縦型バイポーラ・トランジスタが、バイポーラ・トランジスタのための前記能動領域に形成され、前記バイポーラ・トランジスタのドーピング・プロファイル及び熱プロセスは、１Ｖより大きいベース−コレクタ・バイアス電圧において、そのベース（１７４）からそのサブコレクタ（２６）に十分空乏するトランジスタを生成する、前記方法。
  36. 請求項３４あるいは請求項３５に記載の方法において、コレクタは逆行ドーピング・プロファイルをもって形成される、つまり、バイポーラ・トランジスタのための能動領域の上部表面からの距離に伴いドーピング・レベルが上がるように形成される、前記方法。
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