JPH06163819A - 半導体装置のキャパシタ構造 - Google Patents
半導体装置のキャパシタ構造Info
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- JPH06163819A JPH06163819A JP30891192A JP30891192A JPH06163819A JP H06163819 A JPH06163819 A JP H06163819A JP 30891192 A JP30891192 A JP 30891192A JP 30891192 A JP30891192 A JP 30891192A JP H06163819 A JPH06163819 A JP H06163819A
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Abstract
(57)【要約】
【目的】 正極性電圧印加時のリーク電流を小さくし、
かつ、絶縁破壊電界の高い半導体装置のキャパシタ構造
を提供する。 【構成】 この発明の半導体装置のキャパシタ構造によ
れば、下部電極材料は、仕事関数（フェルミエネルギ）
がｎ+ ポリシリコンよりも高い、シリコンを含有する材
料を用いて形成する。このシリコンを含有する材料とし
ては、金属シリサイドおよびｐ+ ポリシリコンなどが用
いられる。また、下地として、シリコン基板３０が用い
られ、この基板上にシリコン酸化膜（ＳｉＯ2 膜）３２
が形成されている。更にシリコン酸化膜上には、下部電
極３４ａとＳｉＯ2 膜３６とＴａ2Ｏ5 膜３８と上部電
極４０が設けられ、上部電極と下部電極間でキャパシタ
を形成している。
かつ、絶縁破壊電界の高い半導体装置のキャパシタ構造
を提供する。 【構成】 この発明の半導体装置のキャパシタ構造によ
れば、下部電極材料は、仕事関数（フェルミエネルギ）
がｎ+ ポリシリコンよりも高い、シリコンを含有する材
料を用いて形成する。このシリコンを含有する材料とし
ては、金属シリサイドおよびｐ+ ポリシリコンなどが用
いられる。また、下地として、シリコン基板３０が用い
られ、この基板上にシリコン酸化膜（ＳｉＯ2 膜）３２
が形成されている。更にシリコン酸化膜上には、下部電
極３４ａとＳｉＯ2 膜３６とＴａ2Ｏ5 膜３８と上部電
極４０が設けられ、上部電極と下部電極間でキャパシタ
を形成している。
Description
【０００１】
【産業上の利用分野】この発明は、リーク電流の小さい
高誘電率絶縁膜キャパシタを有する半導体装置のキャパ
シタ構造に関する。
高誘電率絶縁膜キャパシタを有する半導体装置のキャパ
シタ構造に関する。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴い、従来ＬＳＩに
用いられてきたキャパシタ用絶縁膜、例えばＳｉＯ2 膜
やＳｉＮ膜、或いはこれらの積層膜では、薄膜化の限界
に達しつつあるのが現状である。このため、従来の絶縁
膜に代わる高信頼性を有する高誘電率絶縁膜が必要とさ
れるようになった。このようなものの一つにタンタルオ
キサイド絶縁膜がある。このタンタルオキサイド絶縁膜
（以下、Ｔａ2 Ｏ5 膜と呼ぶ。）は、誘電率が従来のＳ
ｉＯ2 膜に比べ、数倍も大きく、かつ、絶縁耐圧も高い
ことから近年、キャパシタ用絶縁膜として注目されるよ
うになった。
用いられてきたキャパシタ用絶縁膜、例えばＳｉＯ2 膜
やＳｉＮ膜、或いはこれらの積層膜では、薄膜化の限界
に達しつつあるのが現状である。このため、従来の絶縁
膜に代わる高信頼性を有する高誘電率絶縁膜が必要とさ
れるようになった。このようなものの一つにタンタルオ
キサイド絶縁膜がある。このタンタルオキサイド絶縁膜
（以下、Ｔａ2 Ｏ5 膜と呼ぶ。）は、誘電率が従来のＳ
ｉＯ2 膜に比べ、数倍も大きく、かつ、絶縁耐圧も高い
ことから近年、キャパシタ用絶縁膜として注目されるよ
うになった。
【０００３】このキャパシタ用Ｔａ2 Ｏ5 膜を用いた例
としては、文献（「ＬｅａｋａｇｅＣｕｒｒｅｎｔ Ｒ
ｅｄｕｃｔｉｏｎ ａｎｄ Ｒｅｌａｂｌｉｔｉｙ Ｉ
ｍｐｒｏｖｍｅｎｎｔ ｏｆ Ｅｆｆｅｃｔｉｖｅ ３
ｎｍ−Ｔｈｉｃｋ ＣＶＤＴ2 Ｏ5 Ｆｉｌｍ ｂｙ
Ｔｗｏ−Ｓｔｅｐ Ａｎｎｅａｌｉｎｇ、」Ｈ．Ｓｈｉ
ｎｒｉｋｉ ｅｔ ａｌ、Ｐｒｏｃ．Ｓｙｍｐ．ＶＬＳ
Ｉ Ｔｅｃｈ．、Ｐ２５、１９８９）が開示されてい
る。
としては、文献（「ＬｅａｋａｇｅＣｕｒｒｅｎｔ Ｒ
ｅｄｕｃｔｉｏｎ ａｎｄ Ｒｅｌａｂｌｉｔｉｙ Ｉ
ｍｐｒｏｖｍｅｎｎｔ ｏｆ Ｅｆｆｅｃｔｉｖｅ ３
ｎｍ−Ｔｈｉｃｋ ＣＶＤＴ2 Ｏ5 Ｆｉｌｍ ｂｙ
Ｔｗｏ−Ｓｔｅｐ Ａｎｎｅａｌｉｎｇ、」Ｈ．Ｓｈｉ
ｎｒｉｋｉ ｅｔ ａｌ、Ｐｒｏｃ．Ｓｙｍｐ．ＶＬＳ
Ｉ Ｔｅｃｈ．、Ｐ２５、１９８９）が開示されてい
る。
【０００４】図６は、この文献に開示された従来のＣＶ
Ｄ法を用いて作製したＴａ2 Ｏ5 絶縁膜を含む半導体装
置の電極部分を示す要部断面図である。
Ｄ法を用いて作製したＴａ2 Ｏ5 絶縁膜を含む半導体装
置の電極部分を示す要部断面図である。
【０００５】先ず、基板１０としてシリコン（Ｓｉ）基
板が用いられている。この基板１０の表面には、シリコ
ン酸化膜（ＳｉＯ2 膜）１２が形成される。更に、シリ
コン酸化膜１２上に下部電極１４が複数個各々分離して
形成される。なお、この下部電極の材料は、ｎ+ ポリシ
リコンが用いらている。
板が用いられている。この基板１０の表面には、シリコ
ン酸化膜（ＳｉＯ2 膜）１２が形成される。更に、シリ
コン酸化膜１２上に下部電極１４が複数個各々分離して
形成される。なお、この下部電極の材料は、ｎ+ ポリシ
リコンが用いらている。
【０００６】また、この下部電極１４上にＳｉＯ2 膜１
６、Ｔａ2 Ｏ5 膜１８およびタングステン（Ｗ）膜２０
を積層した構造体を有している。なお、下部電極１４の
上側に形成されているタングステン膜２０が上部電極と
なる。
６、Ｔａ2 Ｏ5 膜１８およびタングステン（Ｗ）膜２０
を積層した構造体を有している。なお、下部電極１４の
上側に形成されているタングステン膜２０が上部電極と
なる。
【０００７】次に、キャパシタ用Ｔａ2 Ｏ5 絶縁膜の作
製方法につき簡単に説明する。
製方法につき簡単に説明する。
【０００８】先ず、基板１０としてはシリコン（Ｓｉ）
基板をもちいる。この基板１０上に熱酸化法或いは化学
気相成長（以下、ＣＶＤと称する。）法によってＳｉＯ
2 膜１２が形成される。
基板をもちいる。この基板１０上に熱酸化法或いは化学
気相成長（以下、ＣＶＤと称する。）法によってＳｉＯ
2 膜１２が形成される。
【０００９】次に、ＳｉＯ2 膜１２上には、ＣＶＤ法等
を用いて後工程で下部電極となるポリシリコン膜１４が
形成される。
を用いて後工程で下部電極となるポリシリコン膜１４が
形成される。
【００１０】次に、このポリシリコン膜１４の抵抗を低
くするため、イオン注入法などによって、例えばリン
（Ｐ）等のイオンをドーピングさせるか或いは塩化ホス
ホリル（ＰＯＣｌ3 ）ガス雰囲気中で熱拡散させてポリ
シリコン膜にリン（Ｐ）を導入する。このような方法に
よってポリシリコン膜１４はｎ+ 型ポリシリコンとな
る。
くするため、イオン注入法などによって、例えばリン
（Ｐ）等のイオンをドーピングさせるか或いは塩化ホス
ホリル（ＰＯＣｌ3 ）ガス雰囲気中で熱拡散させてポリ
シリコン膜にリン（Ｐ）を導入する。このような方法に
よってポリシリコン膜１４はｎ+ 型ポリシリコンとな
る。
【００１１】次に、ｎ+ 型ポリシリコンをパターニング
して下部電極を形成するためｎ+ 型ポリシリコン膜の全
面にレジストを塗布した後、レジストパターンを形成す
る。
して下部電極を形成するためｎ+ 型ポリシリコン膜の全
面にレジストを塗布した後、レジストパターンを形成す
る。
【００１２】このレジストパターンをマスクとしてエッ
チングを行い、ＳｉＯ2 膜１２上にｎ+ 型ポリシリコン
からなる下部電極１４を複数個独立させて形成する。
チングを行い、ＳｉＯ2 膜１２上にｎ+ 型ポリシリコン
からなる下部電極１４を複数個独立させて形成する。
【００１３】次に、この下部電極１４上にＣＶＤ法等を
用いてＴａ2 Ｏ5 膜１８を形成する。
用いてＴａ2 Ｏ5 膜１８を形成する。
【００１４】次に、このＴａ2 Ｏ5 膜１８の緻密化およ
び結晶欠陥を回復させるため熱処理を行う。この熱処理
方法としては、通常、次の３つの方法がある。
び結晶欠陥を回復させるため熱処理を行う。この熱処理
方法としては、通常、次の３つの方法がある。
【００１５】第１の方法は、オゾン（９ｖｏｌ％）／酸
素（Ｏ2 ）の混合ガス雰囲気中で水銀ランプを用いて紫
外線を照射し、３００℃で熱処理する方法である。第２
の方法は、乾燥した酸素（Ｏ2 ）ガス雰囲気中で８００
℃の熱処理をする方法である。そして、第３の方法は、
図６にも示した方法であって、ｔｗｏ−ｓｔｅｐアニー
ルと呼ばれ、第１および第２の方法を連続して行う方法
である。このような熱処理を行うことによって、ｎ+ 型
ポリシリコンで形成された下部電極１４とＴａ2 Ｏ5 膜
１８との間にはｎ+ 型ポリシリコンが酸化されＳｉＯ2
膜１６が薄膜として形成される。
素（Ｏ2 ）の混合ガス雰囲気中で水銀ランプを用いて紫
外線を照射し、３００℃で熱処理する方法である。第２
の方法は、乾燥した酸素（Ｏ2 ）ガス雰囲気中で８００
℃の熱処理をする方法である。そして、第３の方法は、
図６にも示した方法であって、ｔｗｏ−ｓｔｅｐアニー
ルと呼ばれ、第１および第２の方法を連続して行う方法
である。このような熱処理を行うことによって、ｎ+ 型
ポリシリコンで形成された下部電極１４とＴａ2 Ｏ5 膜
１８との間にはｎ+ 型ポリシリコンが酸化されＳｉＯ2
膜１６が薄膜として形成される。
【００１６】次に、下部電極上のＴａ2 Ｏ5 膜に任意適
当な方法例えばスパッタ法を用いてタングステン膜を堆
積させる。その後、タングステン膜上にレジストを塗布
し、レジストパターンを形成した後、任意適当な条件で
エッチングを行い、Ｔａ2 Ｏ5 膜上の一部にタングステ
ン膜からなる上部電極２０を形成している。
当な方法例えばスパッタ法を用いてタングステン膜を堆
積させる。その後、タングステン膜上にレジストを塗布
し、レジストパターンを形成した後、任意適当な条件で
エッチングを行い、Ｔａ2 Ｏ5 膜上の一部にタングステ
ン膜からなる上部電極２０を形成している。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
方法で作製したキャパシタ用Ｔａ2 Ｏ5 絶縁膜を用いて
上部電極と基板との間に電圧を印加した場合、電圧が正
極性と負極性ではリーク電流および絶縁破壊電界の値に
大きな差が生じてしまう。特に、負極性に比べ正極性の
リーク電流の値が大きくなり、絶縁破壊電界が低下する
という問題があった。
方法で作製したキャパシタ用Ｔａ2 Ｏ5 絶縁膜を用いて
上部電極と基板との間に電圧を印加した場合、電圧が正
極性と負極性ではリーク電流および絶縁破壊電界の値に
大きな差が生じてしまう。特に、負極性に比べ正極性の
リーク電流の値が大きくなり、絶縁破壊電界が低下する
という問題があった。
【００１８】この発明は、上述した問題点に鑑み行われ
たものであり、従って、この発明の目的は、正極性のリ
ーク電流を小さくし、かつ、絶縁破壊電界の高い半導体
装置のキャパシタ構造を提供することにある。
たものであり、従って、この発明の目的は、正極性のリ
ーク電流を小さくし、かつ、絶縁破壊電界の高い半導体
装置のキャパシタ構造を提供することにある。
【００１９】
【課題を解決するための手段】この目的の達成を図るた
めこの発明の構成によれば、下地に設けた下部電極と、
この下部電極を被覆するタンタルオキサイド膜と、この
タンタルオキサイド膜上に設けた上部電極とで構成して
なる、半導体装置のキャパシタ電極構造において、この
下部電極材料は、仕事関数（或いはフェルミエネルギ）
がｎ+ ポリシリコンよりも高い、シリコンを含有する材
料を用いて形成したことを特徴とする。
めこの発明の構成によれば、下地に設けた下部電極と、
この下部電極を被覆するタンタルオキサイド膜と、この
タンタルオキサイド膜上に設けた上部電極とで構成して
なる、半導体装置のキャパシタ電極構造において、この
下部電極材料は、仕事関数（或いはフェルミエネルギ）
がｎ+ ポリシリコンよりも高い、シリコンを含有する材
料を用いて形成したことを特徴とする。
【００２０】また、好ましくは、このシリコンを含有す
る材料をタングステンシリサイド、タンタルシリサイ
ド、モリブデンシリサイド、ジルコニウムシリサイドお
よびコバルトシリサイドの金属シリサイド群から選ばれ
た１つの金属シリサイドとするのが良い。
る材料をタングステンシリサイド、タンタルシリサイ
ド、モリブデンシリサイド、ジルコニウムシリサイドお
よびコバルトシリサイドの金属シリサイド群から選ばれ
た１つの金属シリサイドとするのが良い。
【００２１】また、好ましくは、この下部電極材料に用
いるシリコンを含有する材料をｐ+ポリシリコンを用い
て形成するのが良い。
いるシリコンを含有する材料をｐ+ポリシリコンを用い
て形成するのが良い。
【００２２】
【作用】上述したこの発明の構成によれば、下部電極は
仕事関数（或いはフェルミエネルギ）がｎ+ ポリシリコ
ンよりも高いシリコンを含有する材料を用いて形成して
ある。このため従来のｎ+ 型ポリシリコン膜に比べタン
タルオキサイド膜を流れるリーク電流を小さくすること
ができる。なぜなら上部電極と下地との間に電圧を印加
した場合、絶縁物を流れる電流Ｊは通常、フレンケル・
プール（Ｆｒｅｎｋｅｌ・Ｐｏｏｌｅ）の式で表される
（「Ｆｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｄｅｖｉｃｅｓ］、Ｓ．Ｍ．ＳＺＥ、Ａ ｗｉｌｅ
ｙ、ｉｎｔｅｒｓｃｉｅｎｃｅ Ｐａｂｌｉｃａｔｉｏ
ｎ、１９８１、Ｐ４０３参照）。
仕事関数（或いはフェルミエネルギ）がｎ+ ポリシリコ
ンよりも高いシリコンを含有する材料を用いて形成して
ある。このため従来のｎ+ 型ポリシリコン膜に比べタン
タルオキサイド膜を流れるリーク電流を小さくすること
ができる。なぜなら上部電極と下地との間に電圧を印加
した場合、絶縁物を流れる電流Ｊは通常、フレンケル・
プール（Ｆｒｅｎｋｅｌ・Ｐｏｏｌｅ）の式で表される
（「Ｆｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｄｅｖｉｃｅｓ］、Ｓ．Ｍ．ＳＺＥ、Ａ ｗｉｌｅ
ｙ、ｉｎｔｅｒｓｃｉｅｎｃｅ Ｐａｂｌｉｃａｔｉｏ
ｎ、１９８１、Ｐ４０３参照）。
【００２３】それによると電流Ｊは、 Ｊ〜Ｅｅｘｐ［−ｑ（φB −√（ｑＥ／πεi ））／ｋ
Ｔ］ となる。
Ｔ］ となる。
【００２４】ここで、Ｅ：電界（Ｖ／ｃｍ）、ｑ：電子
の電荷（Ｃ）、φB ：電位障壁（バリアハイト）
（Ｖ）、εi ：絶縁膜の誘電率、ｋ：ボルツマン定数、
Ｔ：絶対温度（Ｋ）を表す。
の電荷（Ｃ）、φB ：電位障壁（バリアハイト）
（Ｖ）、εi ：絶縁膜の誘電率、ｋ：ボルツマン定数、
Ｔ：絶対温度（Ｋ）を表す。
【００２５】従って、電位障壁φB が大きくなる材料、
すなわち仕事関数の大きい材料を用いることによって、
フレンケル・プールの式から絶縁物、言い換えれば下部
電極と上部電極に形成されたタンタルオキサイド膜のキ
ャパシタに流れるリーク電流は小さくなる。
すなわち仕事関数の大きい材料を用いることによって、
フレンケル・プールの式から絶縁物、言い換えれば下部
電極と上部電極に形成されたタンタルオキサイド膜のキ
ャパシタに流れるリーク電流は小さくなる。
【００２６】従って、キャパシタのタンタルオキサイド
膜部分の絶縁破壊電界を高くすることができるのであ
る。
膜部分の絶縁破壊電界を高くすることができるのであ
る。
【００２７】また、シリコンを含有する材料には、タン
グステンシリサイド（ＷＳｉ2 ）、タンタルシリサイド
（ＴａＳｉ2 ）、モリブデンシリサイド（ＭｏＳ
ｉ2 ）、ジルコニウムシリサイド（ＺｒＳｉ2 ）および
コバルトシリサイド（ＣｏＳｉ2 ）の金属シリサイド群
から選ばれた１つの金属シリサイドを用いるのが良い。
グステンシリサイド（ＷＳｉ2 ）、タンタルシリサイド
（ＴａＳｉ2 ）、モリブデンシリサイド（ＭｏＳ
ｉ2 ）、ジルコニウムシリサイド（ＺｒＳｉ2 ）および
コバルトシリサイド（ＣｏＳｉ2 ）の金属シリサイド群
から選ばれた１つの金属シリサイドを用いるのが良い。
【００２８】また、下部電極には、電位障壁がｎ+ ポリ
シリコンよりも高いｐ+ ポリシリコンを用いて形成して
も良い。このような金属シリサイドやｐ+ ポリシリコン
の材料は、従来のｎ+ ポリシリコンに比べてタンタルオ
キサイド膜と下部電極部分の仕事関数を大きくすること
ができる。従って、タンタルオキサイド膜に流れるリー
ク電流を小さくし、かつ、絶縁破壊電界の高い半導体装
置のキャパシタを形成できる。
シリコンよりも高いｐ+ ポリシリコンを用いて形成して
も良い。このような金属シリサイドやｐ+ ポリシリコン
の材料は、従来のｎ+ ポリシリコンに比べてタンタルオ
キサイド膜と下部電極部分の仕事関数を大きくすること
ができる。従って、タンタルオキサイド膜に流れるリー
ク電流を小さくし、かつ、絶縁破壊電界の高い半導体装
置のキャパシタを形成できる。
【００２９】
【実施例】以下、図面を参照してこの発明の実施例につ
き説明する。
き説明する。
【００３０】各図は、この作製工程中で得られた構造体
を、この発明が理解できる程度に各構成成分の形状、大
きさおよび配置関係を断面図で概略的に示してある。ま
た、以下に述べる実施例は、主にＤＲＡＭのメモリセル
の構造および作製方法につき説明するが、これは一例に
すぎず何らこれに限定されるものではない。
を、この発明が理解できる程度に各構成成分の形状、大
きさおよび配置関係を断面図で概略的に示してある。ま
た、以下に述べる実施例は、主にＤＲＡＭのメモリセル
の構造および作製方法につき説明するが、これは一例に
すぎず何らこれに限定されるものではない。
【００３１】図１は、この発明の第１実施例を説明する
ための半導体装置のキャパシタ構造を示す要部断面図で
ある。
ための半導体装置のキャパシタ構造を示す要部断面図で
ある。
【００３２】先ず、下地３０としては、シリコン（Ｓ
ｉ）基板をもちいる。以下、この下地を基板と呼ぶ。こ
の基板３０上にシリコン酸化膜３２（ＳｉＯ2 膜）を形
成する。更に、ＳｉＯ2 膜３２上には部分的に下部電極
３４ａを形成する。この下部電極材料は、例えばタング
ステンシリサイド（例えばＷＳｉ2 ）を用いる。
ｉ）基板をもちいる。以下、この下地を基板と呼ぶ。こ
の基板３０上にシリコン酸化膜３２（ＳｉＯ2 膜）を形
成する。更に、ＳｉＯ2 膜３２上には部分的に下部電極
３４ａを形成する。この下部電極材料は、例えばタング
ステンシリサイド（例えばＷＳｉ2 ）を用いる。
【００３３】次に、この下部電極３４ａおよびＳｉＯ2
膜のそれぞれの面を被覆してタンタルオキサイド膜３８
（以下、Ｔａ2 Ｏ5 膜と称する。）を形成する。
膜のそれぞれの面を被覆してタンタルオキサイド膜３８
（以下、Ｔａ2 Ｏ5 膜と称する。）を形成する。
【００３４】次に、このＴａ2 Ｏ5 膜３８を形成した
後、Ｔａ2 Ｏ5 膜の緻密化および結晶欠陥を回復させる
ため約８００℃、６０分の熱処理を行う。この熱処理に
よって、下部電極３４ａとＴａ2 Ｏ5 膜３８との間に下
部電極材料のシリコンが酸化されてＳｉＯ2 膜３６の薄
膜が形成される。
後、Ｔａ2 Ｏ5 膜の緻密化および結晶欠陥を回復させる
ため約８００℃、６０分の熱処理を行う。この熱処理に
よって、下部電極３４ａとＴａ2 Ｏ5 膜３８との間に下
部電極材料のシリコンが酸化されてＳｉＯ2 膜３６の薄
膜が形成される。
【００３５】その後、Ｔａ2 Ｏ5 膜３８上に上部電極４
０を形成する。この上部電極４０の材料としては、タン
グステン（Ｗ）膜を用いる。
０を形成する。この上部電極４０の材料としては、タン
グステン（Ｗ）膜を用いる。
【００３６】次に、この発明の第１実施例の半導体装置
のキャパシタ構造を作製する方法につき図２、図３を用
いて説明する。
のキャパシタ構造を作製する方法につき図２、図３を用
いて説明する。
【００３７】図２の（Ａ）〜（Ｃ）および図３の（Ａ）
および（Ｂ）は、第１実施例の作製方法を説明するため
の工程図である。
および（Ｂ）は、第１実施例の作製方法を説明するため
の工程図である。
【００３８】先ず、下地３０として、Ｓｉ（シリコン）
基板を用いる。以下、下地３０を基板と呼ぶ。この基板
３０上に熱酸化法或いは化学気相成長法（ＣＶＤ法）等
を用いてＳｉＯ2 膜３２を形成する。
基板を用いる。以下、下地３０を基板と呼ぶ。この基板
３０上に熱酸化法或いは化学気相成長法（ＣＶＤ法）等
を用いてＳｉＯ2 膜３２を形成する。
【００３９】次に、このＳｉＯ2 膜３２上にＣＶＤ法あ
るいはスパッタ法などを用いて金属シリサイド膜３４、
例えばタングステンシリサイド（ＷＳｉ2 ）膜を形成す
る（図２の（Ａ）。
るいはスパッタ法などを用いて金属シリサイド膜３４、
例えばタングステンシリサイド（ＷＳｉ2 ）膜を形成す
る（図２の（Ａ）。
【００４０】次に、金属シリサイド膜３４を下部電極形
状にパターニングするため、金属シリサド膜１３上にレ
ジストを塗布する。その後レジストパターンおよびレジ
スト開口部を形成し（図示せず）、任意好適な条件でエ
ッチングを行って金属シリサイド膜の一部を除去し、下
部電極３４ａを形成する（図２の（Ｂ））。
状にパターニングするため、金属シリサド膜１３上にレ
ジストを塗布する。その後レジストパターンおよびレジ
スト開口部を形成し（図示せず）、任意好適な条件でエ
ッチングを行って金属シリサイド膜の一部を除去し、下
部電極３４ａを形成する（図２の（Ｂ））。
【００４１】次に、下部電極３４ａおよびＳｉＯ2 膜３
２の全面上に、ＣＶＤ法または反応性スパッタ法などを
用いて、タンタルオキサイド膜（以下、Ｔａ2 Ｏ5 膜と
呼ぶ。）３８を形成する（図２の（Ｃ））。なお、ＣＶ
Ｄ法を用いてＴａ2 Ｏ5 膜を形成するに当り、ペンタエ
トキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）の溶液中に不
活性ガス、例えば、アルゴン（Ａｒ）を導入し、加熱を
おこなって気体にしてペンタエトキシタンタルのガスを
チャンバに導入する。また、酸素（Ｏ2 ）ガスを別のル
ートからチャンバ内に導入し、基板表面を約４２０℃に
加熱する。このような成膜条件下でＴａ2 Ｏ5 膜３８を
形成する。また、スパッタ法を用いる場合には、タンタ
ル（Ｔａ）をターゲットに用いて、酸素雰囲気中でスパ
ッタを行い、基板の上側全面にＴａ2 Ｏ5 膜を形成すれ
ば良い（図２の（Ｃ））。
２の全面上に、ＣＶＤ法または反応性スパッタ法などを
用いて、タンタルオキサイド膜（以下、Ｔａ2 Ｏ5 膜と
呼ぶ。）３８を形成する（図２の（Ｃ））。なお、ＣＶ
Ｄ法を用いてＴａ2 Ｏ5 膜を形成するに当り、ペンタエ
トキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）の溶液中に不
活性ガス、例えば、アルゴン（Ａｒ）を導入し、加熱を
おこなって気体にしてペンタエトキシタンタルのガスを
チャンバに導入する。また、酸素（Ｏ2 ）ガスを別のル
ートからチャンバ内に導入し、基板表面を約４２０℃に
加熱する。このような成膜条件下でＴａ2 Ｏ5 膜３８を
形成する。また、スパッタ法を用いる場合には、タンタ
ル（Ｔａ）をターゲットに用いて、酸素雰囲気中でスパ
ッタを行い、基板の上側全面にＴａ2 Ｏ5 膜を形成すれ
ば良い（図２の（Ｃ））。
【００４２】次に、Ｔａ2 Ｏ5 膜３８の緻密化および結
晶欠陥を回復させるため、例えば酸素ガス雰囲気中で８
００℃、６０分の熱処理を行う。この熱処理によってＷ
Ｓｉ2 の材料で形成された下部電極３４ａとＴａ2 Ｏ5
膜３８との間に薄いシリコン酸化膜（ＳｉＯ2 膜）３６
を形成する（図３の（Ａ））。
晶欠陥を回復させるため、例えば酸素ガス雰囲気中で８
００℃、６０分の熱処理を行う。この熱処理によってＷ
Ｓｉ2 の材料で形成された下部電極３４ａとＴａ2 Ｏ5
膜３８との間に薄いシリコン酸化膜（ＳｉＯ2 膜）３６
を形成する（図３の（Ａ））。
【００４３】次に、Ｔａ2 Ｏ5 膜３８上に蒸着法やスパ
ッタ法などを用いて上部電極となるタングステン膜を形
成する（図示せず）。この上部電極を形成する方法とし
ては、それぞれの下部電極３４ａを形成している部分の
上側にレジストパターンを形成する。このときレジスト
パターンは、各々の下部電極間に開口部を有するように
形成される。その後、下部電極３４ａ部分の上側に形成
したレジストパターンをマスクとし、開口部の下方に露
出しているタングステン膜を任意適当な方法を用いてエ
ッチングを行なう。このような方法によって上部電極４
０を形成する（図３の（Ｂ））。
ッタ法などを用いて上部電極となるタングステン膜を形
成する（図示せず）。この上部電極を形成する方法とし
ては、それぞれの下部電極３４ａを形成している部分の
上側にレジストパターンを形成する。このときレジスト
パターンは、各々の下部電極間に開口部を有するように
形成される。その後、下部電極３４ａ部分の上側に形成
したレジストパターンをマスクとし、開口部の下方に露
出しているタングステン膜を任意適当な方法を用いてエ
ッチングを行なう。このような方法によって上部電極４
０を形成する（図３の（Ｂ））。
【００４４】次に、図４と図５は、この発明の第２実施
例の作製工程を説明するための断面図である。
例の作製工程を説明するための断面図である。
【００４５】先ず、下地３０として、シリコン基板を用
いる。この基板３０上に熱酸化法或いはＣＶＤ法等を用
いてＳｉＯ2 膜３２を形成する。その後、ＳｉＯ2 膜３
２上にＣＶＤ法等を用いてポリシリコン膜３３を形成す
る（図４の（Ａ））。
いる。この基板３０上に熱酸化法或いはＣＶＤ法等を用
いてＳｉＯ2 膜３２を形成する。その後、ＳｉＯ2 膜３
２上にＣＶＤ法等を用いてポリシリコン膜３３を形成す
る（図４の（Ａ））。
【００４６】次に、ポリシリコン膜３３の抵抗を低くす
るため、ほう素（Ｂ）または２フッ化ほう素（ＢＦ2 ）
をポリシリコン膜３３にイオン注入し、ポリシリコン膜
中のほう素濃度が約１×１０20ｃｍ-3になるようにドー
ピングを行う。このような方法によって、ポリシリコン
膜３３は、ｐ+ 型ポリシリコンとなる（図示せず）。そ
の後、ポリシリコン膜３３上にレジストパターンを形成
し、レジストパターンでマスクされていない部分のｐ+
型ポリシリコンをエッチングする。このようにして下部
電極３３ａを形成する（図４の（Ｂ））。
るため、ほう素（Ｂ）または２フッ化ほう素（ＢＦ2 ）
をポリシリコン膜３３にイオン注入し、ポリシリコン膜
中のほう素濃度が約１×１０20ｃｍ-3になるようにドー
ピングを行う。このような方法によって、ポリシリコン
膜３３は、ｐ+ 型ポリシリコンとなる（図示せず）。そ
の後、ポリシリコン膜３３上にレジストパターンを形成
し、レジストパターンでマスクされていない部分のｐ+
型ポリシリコンをエッチングする。このようにして下部
電極３３ａを形成する（図４の（Ｂ））。
【００４７】次に、ｐ+ 型ポリシリコンからなる下部電
極３３ａ上にＣＶＤ法或いはスパッタ法等を用いてＴａ
2 Ｏ5 膜３８を形成する（図４の（Ｃ））。このときの
成膜方法は、第１実施例の図２の（Ｃ）の方法と同様に
して行えば良い。
極３３ａ上にＣＶＤ法或いはスパッタ法等を用いてＴａ
2 Ｏ5 膜３８を形成する（図４の（Ｃ））。このときの
成膜方法は、第１実施例の図２の（Ｃ）の方法と同様に
して行えば良い。
【００４８】次に、Ｔａ2 Ｏ5 膜３８の緻密化および結
晶欠陥を回復させるため、例えば酸素ガス雰囲気中で８
００℃、６０分の熱処理を行う。このような熱処理によ
ってｐ+ ポリシリコンが酸化されてｐ+ ポリシリコン膜
３３ａとＴａ2 Ｏ5 膜３８との間に薄膜のＳｉＯ2 膜３
６を形成する（図５の（Ａ））。
晶欠陥を回復させるため、例えば酸素ガス雰囲気中で８
００℃、６０分の熱処理を行う。このような熱処理によ
ってｐ+ ポリシリコンが酸化されてｐ+ ポリシリコン膜
３３ａとＴａ2 Ｏ5 膜３８との間に薄膜のＳｉＯ2 膜３
６を形成する（図５の（Ａ））。
【００４９】図５の（Ａ）以下に示す工程は、上述した
第１実施例の図３の（Ａ）以下の工程と同様な方法で行
えば良い。従って、図５の（Ａ）以下の工程の説明は省
略する。
第１実施例の図３の（Ａ）以下の工程と同様な方法で行
えば良い。従って、図５の（Ａ）以下の工程の説明は省
略する。
【００５０】上述した第１および第２実施例の方法を用
いて作製された半導体装置のキャパシタ構造をＤＲＡＭ
等に使用することによって電位障壁の大きいキャパシタ
を有する半導体装置を形成することができる。従って、
上部電極と基板間に電圧を印加して上部電極を正極性に
した場合、従来のｎ+ ポリシリコンを下部電極に用いた
ときよりも下部電極とＴａ2 Ｏ5 膜との電位障壁を大き
くできる。従って、リーク電流は小さくなり、絶縁破壊
電界を高くできる。更に、上部電極に負極性の電圧を印
加した場合、従来のｎ+ ポリシリコンを下部電極に用い
たときと電位障壁は変わらないため、リーク電流を従来
の値と同じ値にできる。
いて作製された半導体装置のキャパシタ構造をＤＲＡＭ
等に使用することによって電位障壁の大きいキャパシタ
を有する半導体装置を形成することができる。従って、
上部電極と基板間に電圧を印加して上部電極を正極性に
した場合、従来のｎ+ ポリシリコンを下部電極に用いた
ときよりも下部電極とＴａ2 Ｏ5 膜との電位障壁を大き
くできる。従って、リーク電流は小さくなり、絶縁破壊
電界を高くできる。更に、上部電極に負極性の電圧を印
加した場合、従来のｎ+ ポリシリコンを下部電極に用い
たときと電位障壁は変わらないため、リーク電流を従来
の値と同じ値にできる。
【００５１】次に、リーク電流が小さくなる理由につき
理論式を用いて説明する。
理論式を用いて説明する。
【００５２】通常、上部電極と基板との間に電圧を印加
した場合、絶縁膜間を流れる電流はフレンケル・プール
（Ｆｒｅｎｋｅｌ・Ｐｏｏｌｅ）の式で表される。
した場合、絶縁膜間を流れる電流はフレンケル・プール
（Ｆｒｅｎｋｅｌ・Ｐｏｏｌｅ）の式で表される。
【００５３】すなわち、Ｊ〜Ｅｅｘｐ［−ｑ（φB −√
（ｑＥ／πεi ））／ｋＴ］ ここで、Ｊ：電流（Ａ）、Ｅ：電界（Ｖ／ｃｍ）、ｑ：
電子の電荷（Ｃ）、φB ：電位障壁（バリアハイト）
（Ｖ）、εi ：絶縁膜の誘電率、ｋ：ボルツマン定数、
Ｔ：絶対温度（Ｋ）を表す。
（ｑＥ／πεi ））／ｋＴ］ ここで、Ｊ：電流（Ａ）、Ｅ：電界（Ｖ／ｃｍ）、ｑ：
電子の電荷（Ｃ）、φB ：電位障壁（バリアハイト）
（Ｖ）、εi ：絶縁膜の誘電率、ｋ：ボルツマン定数、
Ｔ：絶対温度（Ｋ）を表す。
【００５４】このフレンケル・プール式で電位障壁φB
の高い材料を選ぶことによって、絶縁膜（Ｔａ2 Ｏ
5 膜）間を流れるリーク電流を小さくできることがわか
る。従って、この発明では下部電極材料に金属シリサイ
ドやｐ+ ポリシリコンを用いることによって、従来のｎ
+ ポリシリコンに比べ、正および負極性の電圧を印加し
たときのリーク電流の差を小さくし、かつ、正極性の電
圧を上部電極に印加した場合、リーク電流を小さくでき
ることが理論式より理解できる。
の高い材料を選ぶことによって、絶縁膜（Ｔａ2 Ｏ
5 膜）間を流れるリーク電流を小さくできることがわか
る。従って、この発明では下部電極材料に金属シリサイ
ドやｐ+ ポリシリコンを用いることによって、従来のｎ
+ ポリシリコンに比べ、正および負極性の電圧を印加し
たときのリーク電流の差を小さくし、かつ、正極性の電
圧を上部電極に印加した場合、リーク電流を小さくでき
ることが理論式より理解できる。
【００５５】上述した第１実施例では、下部電極用の材
料にＷＳｉ2 を用いた場合を中心に説明したが、ＴａＳ
ｉ2 、ＭｏＳｉ2 、ＺｒＳｉ2 、ＣｏＳｉ2 などの材料
を用いても良い。
料にＷＳｉ2 を用いた場合を中心に説明したが、ＴａＳ
ｉ2 、ＭｏＳｉ2 、ＺｒＳｉ2 、ＣｏＳｉ2 などの材料
を用いても良い。
【００５６】また、上述した第１実施例および第２実施
例の下部電極とＴａ2 Ｏ5 膜間に形成される絶縁膜にシ
リコン酸化膜（ＳｉＯ2 膜）を使用したが何らシリコン
酸化膜に限定されるものではなく、例えばシリコン窒化
膜（ＳｉＮ膜）を使用しても良い。なお、シリコン窒化
膜を使用する場合は、図２の（Ｂ）または図４の（Ｂ）
の工程の後、アンモニア（ＮＨ3 ）ガス雰囲気中で任意
適当な加熱温度を加えてシリコン窒化膜を形成する。そ
の後の工程は、上述した工程の通り行えば良い。
例の下部電極とＴａ2 Ｏ5 膜間に形成される絶縁膜にシ
リコン酸化膜（ＳｉＯ2 膜）を使用したが何らシリコン
酸化膜に限定されるものではなく、例えばシリコン窒化
膜（ＳｉＮ膜）を使用しても良い。なお、シリコン窒化
膜を使用する場合は、図２の（Ｂ）または図４の（Ｂ）
の工程の後、アンモニア（ＮＨ3 ）ガス雰囲気中で任意
適当な加熱温度を加えてシリコン窒化膜を形成する。そ
の後の工程は、上述した工程の通り行えば良い。
【００５７】
【発明の効果】上述した説明から理解できるように、こ
の発明の半導体装置のキャパシタ構造によれば、下部電
極材料は仕事関数（或いはフェルミエネルギ）がｎ+ ポ
リシリコンよりも高い、シリコンを含有する材料を用い
て形成してある。このため上部電極と下地との間に電圧
を印加して上部電極を正極性にした場合、電位障壁が大
きいためキャパシタを形成しているタンタルオキサイド
膜に注入される電子が減少し、フレンケル・プール電流
は小さくなる。従って、キャパシタ部分の絶縁破壊電界
も高くすることができる また、上部電極に負極性を印
加しても下部電極の電位とタンタルオキサイド膜との電
位障壁が大きいため、従来のｎ+ ポリシコンを用いたと
きと同じリーク電流を得ることができる。この結果、正
極性と負極性の電圧を印加した場合の電圧に対するリー
ク電流の差を小さくできる。
の発明の半導体装置のキャパシタ構造によれば、下部電
極材料は仕事関数（或いはフェルミエネルギ）がｎ+ ポ
リシリコンよりも高い、シリコンを含有する材料を用い
て形成してある。このため上部電極と下地との間に電圧
を印加して上部電極を正極性にした場合、電位障壁が大
きいためキャパシタを形成しているタンタルオキサイド
膜に注入される電子が減少し、フレンケル・プール電流
は小さくなる。従って、キャパシタ部分の絶縁破壊電界
も高くすることができる また、上部電極に負極性を印
加しても下部電極の電位とタンタルオキサイド膜との電
位障壁が大きいため、従来のｎ+ ポリシコンを用いたと
きと同じリーク電流を得ることができる。この結果、正
極性と負極性の電圧を印加した場合の電圧に対するリー
ク電流の差を小さくできる。
【００５８】また、シリコンを含有する材料としては、
タングステンシリサイド、タンタルシリサイド、モリブ
デンシリサイド、ジルコニウムシリサイドおよびコバル
トシリサイドの金属シリサイド群から１つを選んだ金属
シリサイドを用いている。これらの金属シリサイドは、
従来のｎ+ ポリシリコンに比べていずれも仕事関数（或
いはフェルミエネルギ）が大きく、電位障壁が大きくな
る材料である。
タングステンシリサイド、タンタルシリサイド、モリブ
デンシリサイド、ジルコニウムシリサイドおよびコバル
トシリサイドの金属シリサイド群から１つを選んだ金属
シリサイドを用いている。これらの金属シリサイドは、
従来のｎ+ ポリシリコンに比べていずれも仕事関数（或
いはフェルミエネルギ）が大きく、電位障壁が大きくな
る材料である。
【００５９】また、下部電極材料には、ｐ+ ポリシリコ
ンを用いても良い。このｐ+ ポリシリコンもｎ+ ポリシ
リコンに比べて電位障壁が大きい材料である。
ンを用いても良い。このｐ+ ポリシリコンもｎ+ ポリシ
リコンに比べて電位障壁が大きい材料である。
【００６０】従って、下部電極にシリコンを含有する材
料、例えば金属シリサイドおよびｐ+ ポリシリコンをも
ちいることによってリーク電流を小さくし、かつ、絶縁
破壊電界の高いタンタルシリサイド膜のキャパシタを形
成できる。また、正および負電圧を上部電極に印加する
ことによって生ずる印加電圧に対するリーク電流の差も
小さくできる。
料、例えば金属シリサイドおよびｐ+ ポリシリコンをも
ちいることによってリーク電流を小さくし、かつ、絶縁
破壊電界の高いタンタルシリサイド膜のキャパシタを形
成できる。また、正および負電圧を上部電極に印加する
ことによって生ずる印加電圧に対するリーク電流の差も
小さくできる。
【図１】この発明の第１実施例を説明するためのジキャ
パシタ構造を示す断面図である。
パシタ構造を示す断面図である。
【図２】この発明の第１実施例の工程を説明するための
製造方法を示す工程図である。
製造方法を示す工程図である。
【図３】図２に続く、この発明の第１実施例の工程を説
明するための製造方法を示す工程図である。
明するための製造方法を示す工程図である。
【図４】この発明の第２実施例の工程を説明するための
製造方法を示す工程図である。
製造方法を示す工程図である。
【図５】図４に続く、この発明の第２実施例の工程を説
明するための製造方法を示す工程図である。
明するための製造方法を示す工程図である。
【図６】従来の半導体装置の電極構造を示す断面図であ
る。
る。
３０：シリコン（Ｓｉ）基板 ３２：シリコン酸化膜（ＳｉＯ2 膜） ３３：ポリシリコン膜 ３３ａ：下部電極（ｐ+ ポリシリコン膜） ３４：金属シリサイド膜 ３４ａ：下部電極（ＷＳｉ2 膜） ３６：シリコン酸化膜（ＳｉＯ2 膜） ３８：タンタルオキサイド膜（Ｔａ2 Ｏ5 膜） ４０：上部電極（タングステン（Ｗ）膜）
Claims (3)
- 【請求項１】 下地に設けた下部電極と、この下部電極
を被覆するタンタルオキサイド膜と、このタンタルオキ
サイド膜上に設けた上部電極とで構成してなる半導体装
置のキャパシタ構造において、 前記下部電極材料は、仕事関数（或いはフェルミエネル
ギ）がｎ+ ポリシリコンよりも高い、シリコンを含有す
る材料を用いて形成したことを特徴とする半導体装置の
キャパシタ構造。 - 【請求項２】 請求項１に記載の半導体装置のキャパシ
タ構造において、 前記下部電極に用いるシリコンを含有する材料をタング
ステンシリサイド、タンタルシリサイド、モリブデンシ
リサイド、ジルコニウムシリサイドおよびコバルトシリ
サイドの金属シリサイドから選ばれた１つの金属シリサ
イドとすることを特徴とする半導体装置のキャパシタ構
造。 - 【請求項３】 請求項１に記載の半導体装置のキャパシ
タ構造において、 前記下部電極に用いるシリコンを含有する材料をｐ+ ポ
リシリコンとすることを特徴とする半導体装置のキャパ
シタ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30891192A JPH06163819A (ja) | 1992-11-18 | 1992-11-18 | 半導体装置のキャパシタ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30891192A JPH06163819A (ja) | 1992-11-18 | 1992-11-18 | 半導体装置のキャパシタ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163819A true JPH06163819A (ja) | 1994-06-10 |
Family
ID=17986763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30891192A Withdrawn JPH06163819A (ja) | 1992-11-18 | 1992-11-18 | 半導体装置のキャパシタ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163819A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316307B1 (en) | 1999-01-07 | 2001-11-13 | Hyundai Electronics Industries Co., Ltd. | Method of forming a capacitor for a semiconductor memory device |
| US6337291B1 (en) | 1999-07-01 | 2002-01-08 | Hyundai Electronics Industries Co., Ltd. | Method of forming capacitor for semiconductor memory device |
| US6372667B1 (en) | 1999-06-25 | 2002-04-16 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a capacitor for semiconductor memory devices |
| US6376299B1 (en) | 1999-07-02 | 2002-04-23 | Hyundai Electronics Industries, Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6448128B1 (en) | 1999-07-01 | 2002-09-10 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6525364B1 (en) | 1999-06-25 | 2003-02-25 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6541330B1 (en) | 1999-07-01 | 2003-04-01 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6576528B1 (en) | 1999-06-29 | 2003-06-10 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6740553B1 (en) | 1999-06-25 | 2004-05-25 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
-
1992
- 1992-11-18 JP JP30891192A patent/JPH06163819A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316307B1 (en) | 1999-01-07 | 2001-11-13 | Hyundai Electronics Industries Co., Ltd. | Method of forming a capacitor for a semiconductor memory device |
| US6372667B1 (en) | 1999-06-25 | 2002-04-16 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a capacitor for semiconductor memory devices |
| US6525364B1 (en) | 1999-06-25 | 2003-02-25 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6740553B1 (en) | 1999-06-25 | 2004-05-25 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6787414B2 (en) * | 1999-06-25 | 2004-09-07 | Hyundai Electronics Industries | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6576528B1 (en) | 1999-06-29 | 2003-06-10 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6337291B1 (en) | 1999-07-01 | 2002-01-08 | Hyundai Electronics Industries Co., Ltd. | Method of forming capacitor for semiconductor memory device |
| US6448128B1 (en) | 1999-07-01 | 2002-09-10 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6541330B1 (en) | 1999-07-01 | 2003-04-01 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6777740B2 (en) | 1999-07-01 | 2004-08-17 | Hyundai Electronics Industries Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
| US6376299B1 (en) | 1999-07-02 | 2002-04-23 | Hyundai Electronics Industries, Co., Ltd. | Capacitor for semiconductor memory device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |