KR100271792B1 - 캐패시터형성방법 - Google Patents
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Abstract
본 발명은 이물발생없이 안정하게 캐패시터 스토리지전극을 형성하기에 적당한 반도체 소자의 캐패시터의 스토리지전극 형성방법에 관한 것으로, 반도체기판에 게이트전극 및 게이트전극 양측에 소오스/드레인영역을 형성하는 공정과, 게이트전극을 덮고 드레인영역과 소오스영역을 노출시키도록 제 1절연막을 형성하는 공정과, 제 1절연막 상에 소오스영역과 연결되도록 비트라인을 형성하는 공정과, 비트라인 상에 드레인영역을 노출시키도록 제 2절연막을 형성하는 공정과, 제 2절연막 상에 드레인영역을 덮고 비트라인과 대응된 부위를 노출시키도록 불순물이온이 주입된 제 1다결정실리콘층 및 WSix층을 순차적으로 형성하는 공정과, WSix층을 열처리하는 공정과, WSix층에 상기 드레인영역와 대응된 부위가 노출되도록 식각선택비가 서로 다른 제 3절연막과 제 4절연막을 순차적으로 적층하여 형성하는 공정과, 제 3절연막의 일부를 제거하는 공정과, 상술한 구조를 덮도록 제 2다결정실리콘층을 형성하는 공정을 구비한 것을 특징으로 한다.
따라서, 본 발명은 드레인영역과 연결되는 부위에 다결정실리콘층 및 WSix층을스웨링 현상에 의해 두껍게 증착이 가능함으로써 캐패시터의 스토리지전극을 안정하게 지지할 수 있으며, 또한, 제 3절연막 및 제 4절연막의 두께에 따라 이물발생없이 캐패시터의 용량을 조절할 수 있다.
Description
본 발명은 캐패시터(capacitor) 형성방법에 관한 것으로, 특히 이물발생없이 안정하게 캐패시터 스토리지전극을 형성하기에 적당한 반도체 소자의 캐패시터의 스토리지전극 형성방법에 관한 것이다.
반도체소자의 고집적화에 따라 셀면적이 축소되어도 캐패시터가 일정한 축전용량을 갖도록 축전밀도를 증가시키기 위한 많은 연구가 진행되고 있다.
이 축전밀도를 증가시키기 위해서는 캐패시터를 적층하거나 또는 트렌치를 이용하여 3차원 구조로 형성하는 방법 등이 있다.
상기 3차원 구조를 갖는 캐패시터 중 적층 구조를 갖는 것은 제조공정이 용이하고 대량 생산성에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파입자에 의한 전하 정보 혼란에 대하여 면역성을 갖는다.
적층 캐패시터는 스토리지전극의 형태에 따라 2중 적층구조, 핑거(finger)구조 또는 크라운(crown)구조 등으로 구별된다.
도 1a 내지 도 1e 는 종래 기술에 따른 일반적인 캐패시터 제조공정도이다.
도 1a 와 같이, 반도체기판(100)에 소자의 활성영역을 정의하는 소자격리막(102)을 제조한다. 이 반도체기판(100)에 기판과의 절연을 위해 게이트절연막(도면에는 도시되지 않음)이 개재된 게이트전극(104)을 형성한다.
그리고 반도체기판(100)에 산화실리콘 등을 화학기상증착방법(CVD:Chemical Vapor Deposition) 방법으로 증착한 후, 게이트전극(104)을 덮도록 패터닝하여 제 1절연막(106)을 형성한다.
이 후, 제 1절연막(106)을 이온 블로킹 마스크로 이용하여 고농도의 불순물이온을 주입함으로써 제 1절연막(106) 양측의 반도체기판(100)에 고농도의 불순물영역을 형성한다.
도 1b 와 같이, 제 1절연막(106)상에 알루미늄 등의 금속층을 적층한 후, 고농도의 불순물영역, 즉, 소오스영역(l)에 연결되도록 비트라인(108)을 형성한다.
이 후, 비트라인(108)을 덮되, 드레인영역(m)을 노출시키도록 제 2절연막(110)을 형성한다.
도 1c 와 같이, 제 2절연막(110)상에 반도체기판(100)의 드레인영역(m)과 접촉되도록 제 1다결정실리콘층(112)을 형성한 후, 그 상부에 산화실리콘 등을 이용하여 제 3절연막(114)을 순차적으로 형성한다.
이어서, 제 3절연막(114)상에 포토레지스트를 도포한 후, 노광 및 현상하여 고농도의 불순물영역(자세히는 드레인영역(m))과 대응되는 부위를 노출시키도록 패터닝하여 제1 마스크패턴(116)을 제조한다.
도 1d 와 같이, 제 1마스크패턴(116)을 마스크로 이용하여 제 3절연막(114)과 제 1다결정실리콘층(112)을 제거함으로써 고농도의 불순물영역(드레인영역(m))을 노출시킨다. 이 후, 제 1마스크패턴(116)을 제거한다.
그리고 상기 구조를 덮도록 제 2다결정실리콘층(118)을 적층한다.
이어서, 제 2다결정실리콘층(118)상에 고농도의 불순물영역(드레인영역(m))과 대응되는 부위를 덮도록 패터닝하여 제 2마스크패턴(120)을 제조한다.
도 1e 와 같이, 제 2마스크패턴(120)을 마스크로 이용하여 제 2다결정실리콘층(118) 및 제 3절연막(114) 및 제 1다결정실리콘층(112) 및 제 2절연막(110)을 제거함으로써 제 1절연막(106)을 노출시킨다.
이 후, 상기 구조를 습식식각 방법으로 제 3절연막(114) 및 제 2절연막(110)을 제거함으로써 핀형상의 캐패시터의 스토리지전극(130)을 형성한다.
그러나, 종래기술에서는 캐패시터의 스토리지전극을 안정하게 지지하지 못하며, 또한, 이 캐패시터의 스토리지전극을 형성하기 위해 습식식각 공정을 진행할 시에 핀구조의 일부위가 떨어지어 이물이 발생되는 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 안정하게 캐패시터의 스토리지전극을 형성할 수 있는 캐패시터의 형성방법을 제공하려는 것이다.
본 발명의 다른 목적으로는 식각공정 진행 시에 발생되는 이물을 방지할 수 있는 캐패시터의 형성방법을 제공하려는 것이다.
본 발명은 드레인영역과 연결되는 캐패시터의 스토리지전극 하부에 불순물이 주입된 다결정실리콘층 및 스웰링 현상을 이용하여 WSix층을 두껍게 형성함으로써 보다 안정되게 캐패시터를 형성하려는 것이다.
본 발명의 캐패시터 형성방법은 반도체기판에 게이트전극 및 게이트전극 양측에 소오스/드레인영역을 형성하는 공정과, 게이트전극을 덮고 드레인영역과 소오스영역을 노출시키도록 제 1절연막을 형성하는 공정과, 제 1절연막 상에 소오스영역과 연결되도록 비트라인을 형성하는 공정과, 비트라인 상에 드레인영역을 노출시키도록 제 2절연막을 형성하는 공정과, 제 2절연막 상에 드레인영역을 덮고 비트라인과 대응된 부위를 노출시키도록 불순물이온이 주입된 제 1다결정실리콘층 및 WSix층을 순차적으로 형성하는 공정과, WSix층을 열처리하는 공정과, WSix층에 상기 드레인영역와 대응된 부위가 노출되도록 식각선택비가 서로 다른 제 3절연막과 제 4절연막을 순차적으로 적층하여 형성하는 공정과, 제 3절연막의 일부를 제거하는 공정과, 상술한 구조를 덮도록 제 2다결정실리콘층을 형성하는 공정을 구비한 것을 특징으로 한다.
도 1a 내지 도 1e 는 종래 기술에 따른 캐패시터 제조공정도이고,
도 2a 내지 도 2f 는 본 발명에 따른 캐패시터 제조공정도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 202. 소자격리막
104, 204. 게이트전극 116, 120, 215, 220. 마스크패턴
108, 208. 비트라인 112, 118, 212, 222. 다결정실리콘층
106, 110, 114, 206, 210, 216, 218. 절연막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2a 내지 도 2f 는 본 발명에 따른 캐패시터를 형성하기 위한 제조공정도이다.
도 2a 와 같이, 반도체기판(200)에 소자의 활성영역을 정의하는 소자격리막(202)을 제조한다. 그리고 반도체기판(200)에 게이트절연막(도면에 도시되지 않음)이 개재된 게이트전극(204)을 형성한다. 이 게이트전극(204)을 마스크로 하여 반도체기판(200)양측에 소오스/드레인인 고농도의 불순물영역(l, m)을 형성한다.
이 게이트전극(204)상에 산화실리콘 등을 증착한 후, 게이트전극(204)을 덮고 고농도의 불순물영역을 노출시키도록 패터닝하여 제 1절연막(206)을 형성한다.
도 2b 와 같이, 제 1절연막(206)상에 알루미늄 등의 금속을 이용하여 소오스영역(l)에 연결되도록 비트라인(208)을 형성한다. 이 비트라인(208)을 덮고 드레인영역(m)을 노출시키도록 제 2절연막(210)을 형성한다.
도 2c 와 같이, 제 2절연막(210)상에 반도체기판의 드레인영역(m)을 덮도록 다결정실리콘을 증착한 후, 불순물이온을 주입함으로써 불순물이 주입된 제 1다결정실리콘층(212)을 형성하고, 그 상부에 WSix층(214)을 적층하여 형성한다.
이 때, 제 1다결정실리콘층(212)상에 주입되는 불순물이온은 As 이온으로 1 ∼ 5 E15 도우즈(dose) 주입한다.
그리고 WSix(214) 형성은 400∼ 600 ℃의 온도범위에서 불순물이 주입된 제 1다결정실리콘층(212)상에 텅스텐(W)을 스퍼터링 등의 방법으로 증착하고, 이 과정에서 SiH4을 공급시킨다. 따라서, 증착된 텅스텐이 SiH4와 반응함으로써 WSix이 형성된다. 이 후, WSix층(214)은 1에서 33% 비율의 산소분위기에서 950 ∼ 1000℃ 정도의 온도를 유지하면서 30분 ∼ 1시간 정도 열처리 공정을 진행시킴으로써 스웰링(swelling)된다.
이어서, WSix층(214)은 BHF(1:20)을 이용하여 1 내지 2분동안 세정처리된다. 그리고 WSix층(214)상에 포토레지스트를 도포한 후, 노광 및 현상하여 비트라인(208)과 대응되는 부위가 노출되도록 패터닝하여 제 1마스크패턴(215)을 형성한다.
도 2d 와 같이, 이 제 1마스크패턴(215)을 마스크로 WSix층(214) 및 불순물이 주입된 제 1다결정실리콘층(212)을 제거하여 제 2절연막(210)을 노출시킨다. 이 후에, 제 1마스크패턴(215)을 제거한다.
WSix층(214)상에 제 2절연막(210)을 덮도록 제 3절연막(216)과 BPSG(BoroPhosphor Silicate Glass) 등을 이용하여 제 4절연막(218)을 순차적으로 적층하여 형성한다. 이 제 3절연막(216)과 제 4절연막(218) 형성으로는 식각선택비가 서로 다른 물질이 사용된다.
제 4절연막(218)상에 포토레지스트를 도포한 후, 노광 및 현상하여 드레인영역(m)과 대응된 부위를 노출시키도록 패터닝하여 제 2마스크패턴(220)을 형성한다.
도 2e 와 같이, 제 2마스크패턴(220)을 마스크로 하여 제 4절연막(218) 및 제 3절연막(216)을 건식식각 방법으로 제거한다.
이 후에, 제 2마스크패턴(220)을 제거한다.
도 2f 와 같이, 제 3절연막(216)을 습식식각 방법으로 일부 제거한다.
그리고 상술한 구조를 덮도록 제 2다결정실리콘층(222)을 형성한 후, 비트라인(208)과 대응된 부위의 제 4절연막(218)을 노출시킨다. 따라서, 불순물이 주입된 제 1다결정실리콘층(212)과 WSix층(214) 및 제 2다결정실리콘층(222)에 의해서 스토리지전극을 형성한다. 이 때, 공극발생을 방지하고자 제 2다결정실리콘층(222)을 층착하기 이전에 WSix층(214)의 세정을 진행시킨다.
도면에는 도시 생략되었으나, 스토리지전극을 덮도록 유전막 및 플레이트전극을 형성하여 캐패시터 제조를 완료한다.
본 발명은 핀구조인 캐패시터의 스토리지전극이 안정되도록 드레인영역과 접촉되는 불순물이 주입된 제 1다결정실리콘층을 형성하고, 그 상부에 WSix층을 스웰링시키어 적층함으로써 스토리지전극을 안정되게 지지해주는 역할을 한다.
상술한 바와 같이, 본 발명의 캐패시터 제조방법에서는 캐패시터의 스토리지전극을 스웰링된 WSix층을 이용함으로써 안정하게 지지할 수 있으며, 또한, 제 3절연막 및 제 4절연막의 두께증가에 따라 이물발생없이 캐패시터의 용량을 조절할 수 있다.
Claims (1)
- 반도체기판에 게이트전극 및 상기 게이트전극 양측에 소오스/드레인영역을 형성하는 공정과,상기 게이트전극을 덮고 상기 드레인영역과 상기 소오스영역을 노출시키도록 제 1절연막을 형성하는 공정과,상기 제 1절연막 상에 상기 소오스영역과 연결되도록 비트라인을 형성하는 공정과,상기 비트라인 상에 상기 드레인영역을 노출시키도록 제 2절연막을 형성하는 공정과,상기 제 2절연막 상에 상기 드레인영역을 덮고 상기 비트라인과 대응된 부위를 노출시키도록 불순물이온이 주입된 제 1다결정실리콘층 및 WSix층을 순차적으로 형성하는 공정과,상기 WSix층을 열처리하는 공정과,상기 WSix층에 상기 드레인영역와 대응된 부위가 노출되도록 식각선택비가 서로 다른 제 3절연막과 제 4절연막을 순차적으로 적층하여 형성하는 공정과,상기 제 3절연막의 일부를 제거하는 공정과,상기 구조를 덮도록 제 2다결정실리콘층을 형성하는 공정을 구비한 캐패시터 형성방법.
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