JPH0228893B2

JPH0228893B2 -

Info

Publication number: JPH0228893B2
Application number: JP56144796A
Authority: JP
Inventors: Oku Kuraki; Hideo Oikawa
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1981-09-16
Filing date: 1981-09-16
Publication date: 1990-06-27
Also published as: JPS5846651A

Description

【発明の詳細な説明】本発明は高融点金属の表面に薄い酸化膜被膜層
を形成し、シリコンプロセスとの互換性をもたせ
た電極・配線構造及びその製造方法に関するもの
である。

絶縁ゲート電界効果形トランジスタ
（MOSFET）の製造においては、ゲート電極材
料として当初アルミニウム（Al）が用いられた。
しかしAlの融点は660℃であるため、MOS製造
工程において不可欠なゲート電極をマスクとして
不純物をイオン注入し、その後活性化のため900
〜1000℃程度の熱処理を行う、いわゆる自己整合
法を適用できない。また半導体装置の高密度化、
微細化が進むにつれ、当然電極・配線も微細化さ
れ電流密度が大きくなつて、エレクトロマイグレ
ーシヨンによる断線または短絡現象を引き起こ
す。このような観点から高融点金属である、たと
えばモリブデン（Mo）や高温で安定な多結晶シ
リコン（ポリSi）が用いられるようになつた。多
結晶Siは自己整合法が適用でき、表面に良質な酸
化膜を容易に形成できるが、不純物を多量にドー
プしても抵抗率に下限がある（４〜７×10^-4Ω−
cm）。高融点金属の抵抗率はそれより約２桁程度
低く耐熱性も高いが、高温における安定な酸化膜
の形成、耐薬品性に問題がある。そこで最近にな
つて高融点金属より抵抗率は約１桁上がるが、多
結晶Siと同様、表面に酸化膜を形成できるシリサ
イドが注目されている。

しかし今後のMOSLSIメモリの微細化、大規
模化を考えた場合、電極・配線の信号伝搬遅延の
問題は非常に大きな問題である。256Kビツト以
上の規模のMOSRAMでは金属シリサイドの抵抗
率でも信号伝搬遅延が問題になるといわれてい
る。従つてMOSの電極・配線として高融点金属
の役割は今後一層重要になると考えられる。しか
し現在よく研究されている高融点金属である
Mo、Ｗ、Ta、Tiゲートは、耐熱性を有するた
めSiゲートと同様、自己整合法は適用できるが、
Siゲートプロセスの本質である高温酸素雰囲気
中にさらして、安定なSiO₂をそれ自身の表面に
あるいは他の部分に形成する、H₂SO₄、HCl、
HNO₃、H₂O₂等の酸洗浄を行うことは全く不可
能である。このことが高融点金属ゲート電極・配
線の実用化を妨げている大きな理由の１つであ
る。

また金属ゲートが上記の２つの工程をとれない
ことから、Siゲートプロセスで現在行われてい
る、第１図に示すような２層ゲート構造をとるこ
ともできない。ここで１は半導体基板で、２は素
子間分離絶縁膜であり、３はゲート酸化膜であ
る。４は第１層ゲート電極、５は第２層ゲート電
極であり、両ゲート電極は酸化膜６を介して一部
重なつているため素子面積を小さくできる点に特
徴がある。第１図は1Tr.メモリセル構造の１例
であり、４はコンデンサ電極、５はMOS Tr.の
ゲート電極の機能をもつ。

さらにMOSLSIメモリの微細化に伴ないゲー
ト酸化膜が100Å程度の厚みになると、高温熱処
理工程において層間絶縁膜たるPSG膜から薄い
酸化膜を通してソース・ドレイン領域へ燐が拡散
し、浅い接合を破壊することが考えられる。そこ
でソース・ドレイン領域上の酸化膜を厚くする工
程がゲート電極形成後に必要となる。しかし高融
点金属をゲート電極・配線とする、従来の電極・
配線構造及びその製造方法では、上記工程は不可
能である。

本発明は上記の欠点を解決するため抵抗率が高
融点シリサイドより低い高融点金属をゲート電
極・配線とする半導体装置においてそのゲート電
極・配線の表面のみに選択的にシリコン酸化膜又
は酸化された金属シリサイドよりなる保護膜を形
成したもので、半導体装置の製造工程において酸
化および酸洗浄を可能とする。以下図面について
本発明を詳細に説明する。

第２図は本発明の方法によるMOSFETの電
極・配線構造の断面図である。１は半導体基板、
２は素子間分離絶縁膜、３はゲート酸化膜、１２
は高融点金属よりなるゲート電極、１３は該電極
１２の表面に形成されたポリSiあるいは金属シリ
サイド、１４は該ポリSiあるいは金属シリサイド
を酸化して得られた酸化膜である。第２図では、
酸化は完全に行なわれずポリSiあるいは金属シリ
サイド１３を残しているが、目的とするデバイス
に応じてこれを完全に酸化してしまつてもさしつ
かえない。本構造によれば、ゲート電極１２の上
面のみならず側面にもポリSiあるいは金属シリサ
イド層１３及び酸化膜１４を有するため、酸洗浄
や酸化工程においてもゲート電極材料である高融
点金属が浸されることがなく、又これらの領域が
ゲート電極１２の表面に限られているため内部の
金属の抵抗率を劣化させることがなく素子の高速
動作が維持できる。金属材料としては抵抗率の小
さいこと、耐熱性の高いことが必要であることか
ら、Mo、Ｗ、Ta、Ti等の高融点金属が最適で
ある。なお第２図ではソース・ドレイン引出し電
極、層間絶縁膜は省略している。

次に、本発明の製造法の一実施例を第３図に示
す。ゲート電極材料としてMoをとりあげて説明
する。すなわち半導体基板１に選択酸化法により
厚い素子間分離絶縁膜２をゲート・ソース・ドレ
イン部を除く部分に形成し、その後再び酸化して
ゲート酸化膜３を形成する（工程Ａ）。次にMo
膜１１を電子ビーム蒸着法、スパツタ法、CVD
法等により被着させる。本実施例では電子ビーム
蒸着法により3000Å形成した（工程Ｂ）。尚Mo
膜１１と半導体基板１と直接コンタクトをとる場
合は、工程Ａの次に酸化膜３の所定の位置に開口
部を設ける工程が必要である。次にMo膜１１を
処理して通常のリソグラフイとエツチング工程に
より形成したゲート電極１２を作成し、これをマ
スクとしてイオン注入法で不純物を半導体基板表
面にゲート酸化膜３を通して注入し、約1000℃の
熱処理を施し、注入不純物を活性化し、ソース・
ドレイン領域７を形成する（工程Ｃ）。次に全面
にSi層１５を形成する。本実施例では電子ビーム
蒸着法で1000Åの厚さのSi層１５を形成した（工
程Ｄ）。この場合、後の工程で非酸化性あるいは
酸化性雰囲気で処理されることを考えるとピンホ
ールがないことが望ましい。検討では蒸着時の基
板温度を室温から600℃まで変えて行つたが、基
板温度の高い方がピンホールが非常に少ないこと
がわかつた。本実施例では基板温度は500℃とし
た。尚Si層の形成法は電子ビーム蒸着法に限定さ
れることなく、スパツタ法、SiH₄、SiCl₄その他
のシリコンの水素塩化物等の熱分解法を用いても
よい。次に非酸化性雰囲気中で熱処理しゲート金
属表面のSiのみを金属シリサイド１６に変える
（工程Ｅ）。この場合MoとSiの反応を表面だけに
抑えることが必要であるが、これにはMo膜中の
不純物酸素が重要な働きをすることをわれわれは
見出した。すなわちMo膜中に数％〜数十％の酸
素をあらかじめ入れておき、この上にSi層あるい
はシリサイド層が形成されている場合、600℃以
上の温度で熱処理すると、Si−Moあるいはシリ
サイド−Moの反応を抑制する。本実施例では膜
中の酸素量を10％程度としている。次にMoシリ
サイドとSiのエツチング比の大きなドライエツチ
ング法によりSi膜１５のみを除去し（工程Ｆ）、
その後酸化性雰囲気にさらしてゲート電極表面の
シリサイド１６を酸化膜１７に変え、ゲート電極
を酸化膜保護層で被覆した構造が得られる（工程
Ｇ）。この時ソース・ドレイン領域上のゲート酸
化膜３も酸化が進行するが、一般に単結晶Siの酸
化速度はシリサイドの酸化速度に比べ1/2〜1/3倍
と遅いため、その厚みは酸化膜１７に比べ薄い。
本実施例ではシリサイド１６は完全に酸化してい
るが酸化の程度は目的とするデバイスに応じて自
由に選択することができる。

第４図に他の実施例を示す。Mo膜を被着し加
工するまでの工程、すなわち工程Ａ、Ｂ、Ｃは第
３図のＡ、Ｂ、Ｃと全く同じであるので説明を省
くが、本実施例では工程Ｃの後にMoよりなるゲ
ート電極１２をSiH₄雰囲気にさらしSiとMoが反
応してモリブデンシリサイドを形成する温度300
〜700℃にすると、ゲート電極部分以外へのSiの
堆積は無視できる程度に小さくゲート電極の上面
及び側面に選択的にモリブデンシリサイド１８が
形成される（工程Ｄ）。尚シランのプラズマ雰囲
気中で処理してもよい。次に高温の酸素雰囲気に
さらすことによつてシリサイド１８を酸化膜１９
に変え、酸化膜保護層を有するゲート電極構造が
得られる。尚第３図、第４図ではシリサイド１
６，１８の形成はイオン注入の後に行つたが、イ
オン注入の後でもよい。

さらに第５図に他の実施例を示す。工程Ａは第
３図工程Ａと同様であり、半導体基板１に選択酸
化法により厚い素子間分離絶縁膜２とゲート酸化
膜３を形成した後、Mo膜１１を被着させ続けて
Si膜２０を形成する（工程Ｂ）。本実施例ではMo
膜１１、Si膜２０とも電子ビーム蒸着法で形成し
た。膜厚はそれぞれ3000Å、1000Åとした。次に
通常のリソグラフイ技術とプラズマエツチング技
術によりMo層１２とポリSi層２１からなるゲー
ト電極を形成し、このゲート電極をマスクにイオ
ン注入法でソース、ドレイン７を形成する（工程
Ｃ）。この時ゲート電極の側面はMoのままであ
る。従つて次にこの側面にのみSiH₄雰囲気での
熱処理あるいはSiH₄のプラズマ反応法によりシ
リサイド２２を形成することができる（工程Ｄ）。
次に高温の酸化性雰囲気にさらしてゲート電極上
面のSi層２１、側面のシリサイド２２を酸化膜２
３に変え、ゲート電極を酸化膜保護層で被覆した
構造が得られる（工程Ｅ）。尚第５図ではゲート
電極上面のSi層２１の酸化はゲート電極形成後に
行つたが、工程ＢにおいてポリSi膜２０を酸化膜
に変えたのち工程Ｃに移つてもよい。一般に通常
のリソグラフイとプラズマエツチング技術を用い
てゲート電極を形成する工程においては、Mo表
面がレジストやエツチングガスにふれるが、Mo
を洗浄する工程を通せないためMo表面にレジス
トが残る恐れがある。このようなMo表面にSi層
を形成するとピンホールやその他の欠陥が発生し
てしまう。しかし本実施例によればMo膜１１を
被着後、一旦真空を破ることなく直ちにポリSi膜
を形成できるため、薄い膜厚でもピンホールのな
いSi膜を形成できる。また本実施例の方法だとゲ
ート電極上面の酸化保護膜の厚みは任意に変える
ことができる。

第６図に他の実施例を示す。工程Ａ、Ｂ、Ｃま
では第３図の工程Ａ、Ｂ、Ｃと全く同じであるの
で説明は省く。本実施例では工程Ｃの後に酸化性
雰囲気にさらし、Moの表面にMoの酸化物２４
を形成する。本実施例では200℃〜1000℃の温度
で200〜400Åの厚さ酸化物を形成した。ただし酸
素雰囲気中で高温にさらすとモリブデンの酸化物
は昇華してしまう。従つて高温で酸化する場合は
不活性ガス中に微量の酸素を混入させて行わなけ
ればならない。本実施例では不活性ガスとして窒
素ガスを用いた。次に電子ビーム蒸着法で全面に
ポリSi層２５を形成し（工程Ｅ）、その後非酸化
性雰囲気で800℃〜1000℃の熱処理を施す。この
時酸化物２４は解離し、ゲート電極を被覆したSi
膜は内部から酸化膜２６に変わる（工程Ｆ）。熱
処理雰囲気として窒素でよいが、窒素に水素を混
入するか、又は完全に水素で熱処理すると酸化物
の解離はより完全なものとなり、SiO₂を形成し
やすくなる。酸化膜２６は表面にまだ内部から酸
化されない層が残つていてもよい。次にポリSiと
SiO₂のエツチング比の大きなドライエツチング
法により余分なSi膜のみを除去しゲート電極を酸
化膜保護層で被覆した構造が得られる。本実施例
ではエツチングは平行平板電極タイプを使用し、
エツチングガスはCCl₂F₂を用いた。この場合ポ
リSiはSiO₂に対して約10倍のエツチング速度を
持つ。（工程Ｇ）。本実施例の特徴は酸化膜保護層
を得るのに酸化性雰囲気にさらすのではなく、
MoとポリSi膜の界面に形成したMoの酸化物を
利用して内部から酸化するところにある。この方
法だとソース・ドレイン領域上の酸化膜３を成長
させることなくゲート表面にのみ酸化膜保護層が
形成できる。

第７図に他の実施例を示す。工程Ａと工程Ｂの
うちMo膜１１を被着するまでは第６図の工程
Ａ、Ｂと全く同じであるので説明は省く。本実施
例ではMo膜を被着した後、Mo表面にMoの酸化
物２７を形成し（工程Ｂ）、その上にポリSi膜２
８を約1000Å被着させる（工程Ｃ）。次に通常の
リソグラフィ技術とプラズマエツチング技術によ
りMo膜２９のMo酸化物３０とポリSi膜３１か
らなるゲート電極を形成し、このゲート電極をマ
スクにとしてイオン注入法で不純物を半導体基板
表面にゲート酸化膜３を通して注入し約1000℃の
熱処理を施すことによつて注入不純物を活性化し
ソース・ドレイン領域７を形成する（工程Ｄ）。
次にSiH₄雰囲気での熱処理あるいはSiH₄のプラ
ズマ反応法によりゲート電極側面にシリサイド３
２を形成する（工程Ｅ）。その後非酸化性雰囲気
で800℃〜1000℃の熱処理を施し酸化物３０を解
離しポリSi膜を内部から酸化する（工程Ｆ）。熱
処理雰囲気として窒素でよいが、窒素に水素を混
入するか、又は完全に水素で熱処理すると酸化物
の解離はより完全なものとなり、SiO₂を形成し
やすくなる。この時酸化物３３の表面にまだ酸化
されないSi層が残つていても、次に酸化性雰囲気
中でゲート電極側面のシリサイド３２を酸化する
際に同時に酸化され、酸化膜保護層３４が形成さ
れる（工程Ｇ）。本実施例ではゲート電極上面の
酸化膜３３を得るのに工程Ｅの後に熱処理した
が、工程Ｃにおいて酸化あるいは熱処理すること
によつて予めポリSi層を酸化膜に変えてもよい。
また工程Ｅの後に非酸化雰囲気での熱処理を経ず
に、直接酸化することによつても工程Ｇに示す構
造が得られる。

第８図に他の実施例を示す。半導体基板１に選
択酸化法により厚い素子間分離絶縁膜２をゲー
ト・ソース・ドレイン部を除く部分に形成し、そ
の後再び酸化してゲート酸化膜３を形成する（工
程Ａ）。次に酸素ドープMo膜３５を被着させる。
本実施例ではスパツタ蒸着中のチエンバー内に酸
素ガスを導入することによつて最大30％の酸素ド
ープMo膜を3000Å形成した（工程Ｂ）。次に通
常のリソグラフイ技術とプラズマエツチング技術
により酸素ドープMo膜からなるゲート電極３６
を形成し、このゲート電極をマスクにイオン注入
法でソース、ドレインを形成する（工程Ｃ）。そ
の後全面にSi膜３７を被着させる。本実施例では
電子ビーム蒸着法で1000Åの厚さのSi膜を形成し
た。次に非酸化性雰囲気中において高温で熱処理
することによつてゲート電極３６を覆つているポ
リSi膜３７を酸化膜３８に変える。これは高温熱
処理中にMoのゲート電極３６に含まれる酸素が
抜け出てSi膜３７と反応するためである。従つて
熱処理後のゲート電極３６中の酸素量は熱処理前
に比べ減少する。本実施例では1000℃、１時間の
熱処理を行つた。熱処理雰囲気として窒素でよい
が、窒素に水素を混入するか、又は完全に水素で
熱処理すると酸化物の解離はより完全なものとな
り、SiO₂を形成しやすくなる。その後ポリSiと
SiO₂のエツチング比の大きなドライエツチング
法により余分なSi膜のみ除去し、ゲート電極を酸
化膜保護層で被覆した構造が得られる。本実施例
の特徴はゲート電極上の多結晶Si膜を酸化する際
の酸素の供給源として酸素ドープMoを用いたこ
とである。酸素の供給源としてMoゲート電極と
ポリSi膜の界面に形成されたMoの酸化層を利用
する場合と比較すると、内部から形成できる酸化
膜厚を変えるのに酸化層膜厚ではなくMoに含ま
れる酸素量を変化させることによつて行える。

第９図に他の実施例を示す。工程Ａと工程Ｂの
うち酸素ドープMo膜３５を被着させるまでは第
８図の工程Ａ、Ｂと同じであるので説明を省く。
本実施例では酸素ドープMo膜を被着した後、引
き続きポリSi膜３９を約1000Å全面に形成する
（工程Ｂ）。次に通常のリソグラフイとプラズマエ
ツチング技術によりMo膜４１と多結晶Si膜４０
からなるゲート電極を形成し、このゲート電極を
マスクにイオン注入法でソース・ドレイン領域７
を形成する（工程Ｃ）。次にSiH₄雰囲気での熱処
理あるいはSiH₄のプラズマ反応法によりゲート
電極側面にシリサイド４２を形成する（工程Ｄ）。
その後非酸化性雰囲気で約1000℃の高温で熱処理
を施し、Mo膜４１の酸素によつてゲート電極表
面のポリSi４０とシリサイド４２を内部から酸化
膜４３，４４に変える（工程Ｅ）。熱処理雰囲気
として窒素でよいが、窒素に水素を混入するか、
又は完全に水素で熱処理すると酸化物の解離はよ
り完全なものとなり、SiO₂を形成しやすくなる。
この時ポリSiやシリサイドの表面まで酸化されな
い場合は、工程Ｅの後で酸化性雰囲気中で表面ま
で完全に酸化膜４５にすることができる（工程
Ｆ）。

本発明は叙上のように、数％乃至数10％の酸素
を含む高融点金属表面にうすい金属シリサイド層
を形成し、さらにこれを酸化して保護層を形成し
たものであり、かつシランプラズマ雰囲気内に処
理することによつてシリサイド反応を抑制しうる
ものであり、今後のMOSLSIの微細化、大規模
化に伴なつて、電極・配線の低抵抗化が必須であ
る現状において、低抵抗性という点でいきづまり
をみせているポリSi電極、シリサイド電極、Siプ
ロセスとの互換性がとれない高融点金属電極のも
つそれぞれの欠点を一気に解決したものであり、
次の特長をもつ。

(1) 半導体装置の製造工程においてゲート電極形
成後に酸化性雰囲気にさらすことや酸洗浄がで
き、従来のイオン注入法の利用と合わせて、高
融点金属電極をポリSi電極と同様のプロセスで
取り扱うことができる。

(2) 酸化膜保護層を絶縁膜として利用することに
よつて多層の金属ゲート電極を有する半導体装
置が形成可能である。

(3) また同様に酸化膜保護層を絶縁膜として利用
することによつて高融点金属よりなる多層配線
を有する半導体装置が可能である。

【図面の簡単な説明】

第１図は二層ゲート構造を有する半導体装置の
１例、第２図は本発明の電極配線構造の実施例、
第３図は本発明の製造方法の一実施例、第４〜９
図は各々本発明の電極配線構造の製造方法の他の
実施例である。１……半導体基板、２……素子間分離絶縁膜、
３……ゲート酸化膜、４……第１層ゲート電極、
５……第２層ゲート電極、６……酸化膜、７……
ソース・ドレイン、８……PSG膜、９……ソー
ス引出し電極、１０……ゲート引出し電極、１３
……ポリSiあるいは金属シリサイド、１４……酸
化膜、１１……Mo膜、１２，，２９……ゲート
電極を構成するMo膜、１５，２０，２５，２
８，３７，３９……ポリSi膜、１６，１８，２
２，３２，４２……金属シリサイド、１７，１
９，２３，２６，３４，３８，４５……酸化膜保
護層、２１，３１，４０……ゲート電極を構成す
るポリSi膜、２４，２７……モリブデン酸化物、
３０……ゲート電極を構成するモリブデン酸化物
層、３３，３８，４３……内部から酸化されたポ
リSi膜、３５……酸素入りMo膜、３６，４１…
…ゲート電極を構成する酸素ドープMo膜、４４
……内部から酸化されたシリサイド。

Claims

【特許請求の範囲】１半導体基板表面上に形成された絶縁膜上に数
％乃至数10％酸素を含む高融点金属層を形成する
工程と、該高融点金属層を加工し電極・配線を形
成する工程と、該電極・配線表面に高融点シリサ
イドを形成する工程と、該高融点シリサイドを酸
化する工程をすくなくとも含むことを特徴とする
電極配線の製造方法。２半導体基板表面上に形成された絶縁膜上に数
％乃至数10％酸素を含む高融点金属層を形成する
工程と、該高融点金属層を加工し電極・配線を形
成する工程と、全面にシリコン層を形成する工程
と、該シリコン層と該高融点金属層を反応させ、
該電極・配線表面に高融点シリサイドを形成する
工程と、残りのシリコン層を除去する工程と該高
融点シリサイドを酸化する工程をすくなくとも含
むことを特徴とする電極配線の製造方法。３半導体基板表面上に形成された絶縁膜上に数
％乃至数10％酸素を含む高融点金属層を形成する
工程と、該高融点金属層を加工し電極・配線を形
成する工程と、シランのプラズマ雰囲気にさら
し、該電極・配線表面にシリコンあるいは金属シ
リサイドを形成する工程と、該シリコンあるいは
該金属シリサイドを酸化する工程をすくなくとも
含むことを特徴とする電極配線の製造方法。４半導体基板表面上に形成された絶縁膜上に数
％乃至数10％酸素を含む高融点金属層を形成する
工程と、該高融点金属層上にシリコン層を形成す
る工程と、これらの層を加工し高融点金属層とシ
リコン層の２層からなる電極・配線を形成する工
程と、シランのプラズマ雰囲気にさらし、該電
極・配線の側面に露出した高融点金属の表面のみ
を金属シリサイドにかえる工程と該シリコン層お
よび該金属シリサイドを酸化する工程をすくなく
とも含むことを特徴とする電極配線の製造方法。