KR910002303B1 - 반도체 기억장치 - Google Patents

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다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

반도체 기억장치
제1a는 본 발명에 관한 반도체 기억장치의 메모리어레이내의 메모리셀 구조를 도시한 부분단면도.
제1도 b는 메모리어레이 주변에 구성되는 MISFET구조를 도시한 부분단면도.
제1도 c는 메모리어레이내에서의 제1층째의 배선과 제2층째의 배선이 교차하는 부분의 부분단면도.
제2도는 64K비트의 회로도.
제3도는 64K비트 D-RAM IC칩의 평면도.
제4도는 메모리셀의 사시단면도.
제5도는 더미셀의 사시단면도.
제6도는 주변회로를 구성하고 있는 반도체장치의 부분 사시단면도.
제7도는 메모리어레이 및 더미어레이의 평면도.
제8도는 메모리어레이내의 필드절연막의 기본 패턴을 도시한 편면도.
제9도는 메모리어레이내의 제1층 다결정 실리콘층의 기본패턴을 도시한 평면도.
제10도는 주변회로를 구성하고 있는 반도체장치의 평면도.
제11도 내지 제26도는 64K비트 D-RAM의 제조공정을 도시한 단면도.
본 발명은 반도체 기억장치, 특히 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory 이하, D-RAM이라 한다)에 관한 것이다.
MIS(Metal Insulator Semiconductor)형 반도체 기억장치의 고속화, 고집적화를 위해 그들 기억장치의 게이트전극의 재료로서 몰리브덴(Mo), 탄탈률(Ta) 또는 텅스텐(W)등의 고융점 금속을 사용하는 것이 생각되고 있다. 이들 금속재료는 다결정실리콘등에 비해서 저저항이라는 이점과 다결정 실리콘과 마찬가지로 소스드레인영역 형성에 대하여 자기정합이 가능하다는 이점을 가지고 있다. 그러므로, 고융점금속이 반도체 기억장치의 고속화, 고집적화를 실현하는데 매우 유효하다.
특히, D-RAM에서는 고속화, 고집적화의 요구가 강하고, 상술한 금속재료를 사용한 D-RAM이, 예를 들면 문헌 "IEEE Transactions on Elecctron Devices, Vol. ED-27, No.8 1980년 8월, p1602∼1606"에 기재되어 있다.
이 문헌에 의하면 메모리셀을 동작시키기 위한 주변 회로의 MIS형 전계효과 트랜지스터(이하, MISFET라 한다)의 게이트전극의 배선 및 메모리셀의 전하축적용의 커패시터의 한쪽전극으로서 제1층째의 배선인 다결정 실리콘층을 이용하고, 메모리셀중의 MISFET의 게이트전극의 배선, 즉 워드선으로서 제2층째의 배선인 몰리브덴층을 사용하고 있다.
즉, 몰리브덴층은 다수의 메모리셀에 의해서 구성되어 있는 메모리어레이내에서 사용되고 있을 뿐이다. 그런데, 이러한 고융점 금속을 적용할 때에 본 발명자 등은 다음과 같은 문제점을 인식하였다.
즉, 고융점금속막을 SiO2등과의 밀착성이 나쁘고, 또, 제조공정중에 혼입하는 나트륨 이온등의 불순물을 투과하기 쉬워 이것이 Si와 SiO2의 경계면에 도달하여 임계전압(Vth)를 변화시켜 안정된 특성을 가진 MISFET가 얻어지지 않는다. 메모리셀내의 MISFET와는 다르고, 미소한 신호를 확실하게 증폭할 필요가 있는 센스 앰프등의 주변회로를 구성하는 MISFET에서는 그 MISFET의 게이트전극으로서 이러한 고융점금속만을 사용하는 것은 부적당하였다.
또, 단차가 완만한 LOCOS(Local Oxidation of Silicon) 기술을 적용하여 형성한 필드 절연막상에 그 고융점금속으로 되는 배선층의 형성에 관계없이 제2층째의 배선층으로서 그 고융점금속을 사용하기 때문에, 제1층째의 배선층과 제2층째의 배선층이 교차하는 곳에서 단선이 일어나기 쉽다.
본 발명은 상술한 문제점을 감안해서 이루어진 것이다.
본 발명의 목적은 고속이고, 신뢰성이 높은 반도체 기억장치를 제공하는데 있다.
본 발명의 다른 목적은 고속이고, 신뢰성이 높은 다이나믹 메모리를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 구체적인 구성은 다이나믹 메모리에 있어서 메모리셀의 전하축적용 커패시터의 플레이트 전극을 1층째의 실리콘층으로 형성하고, 메모리셀 및 주변회로의 MISFET의 게이트 전극을 상기 실리콘층과 다른 공정으로 형성한 2층째의 실리콘층 및 실리콘을 함유한 고융점금속층으로 이루어지는 다층구조 도체층으로 구성하고 있는 것을 특징으로 한다.
이하, 본 발명을 구체적인 실시예에 따라 설명한다.
이하에 설명한 실시예는 본 발명을 64K비트 D-RAM에 적용한 것이다.
우선, 제1도 a 및 b를 이용하여 설명한다. 제1도 a는 메모리어레이내의 메모리셀 구조를 도시한 부분단면도, 제1도 b는 메모리어레이의 주변에 구성되는 MISFET 구조를 도시한 부분단면도이다.
제1도 a에서, P형 실리콘기판(101)의 위면에는 2개의 메모리셀이 형성되어 있다. 즉, 기판(101)내에 절연분리용의 필드 SiO2막(105)가 형성되고, 이 필드 SiO2막(105)에 의해 둘러싸인 기판(101)의 위면에 메모리셀 M-CEL, M-CEL2가 각각 형성되어 있다.
메모리셀 M-CEL1은 기판(101)내에 선택적으로 형성된 N-형 영역(119), (120)을 소스 및 드레인 영역으로 하고, 그 N-형 영역(119), (120)사이의 기판(101)표면에 게이트 SiO2막(109)를 거쳐서 형성된 다결정 실리콘층(114)와 실리콘을 함유한 몰리브덴층(129)로 이루어지는 다층구조 도체층을 게이트전극으로한 MISFET와 다결정실리콘층(108)을 한쪽의 전극(플레이트전극)으로하고, Si3N4막(106)을 유전체층으로 하고, 게이트 SiO2막(109) 아래에 유기되는 N형 반전층(도시하지 않음)을 다른쪽의 전극으로 전하축적용 커패시터로 이루어져 있다.
한편, 메모리셀 M-CEL2는 기판(101)내에 선택적으로 형성된 N-형 영역(121), (122)를 소스 및 드레인영역으로 하고, 그 N-형 영역(121), (122)사이의 기판(101)표면에 게이트 SiO2막(109)를 거쳐서 형성된 다결정 실리콘층(114)와 실리콘을 함유한 몰리브덴층(129)로 이루어진 다층구조 도체층을 게이트전극으로한 MISFET와 다결정실리콘층(108)을 한쪽의 전극(플레이트전극)으로 하고, Si3N4막(106)을 유전체층으로 하고, 게이트 SiO2막(109) 아래에 유기되는 N형 반전층을 다른쪽의 전극으로한 전하축적용 커패시터로 이루어져 있다.
도면에서 명백한 바와 같이 상기 다결정 실리콘층(108)은 모든 메모리내에서 커패시터의 공통전극으로 되어 있다. 그리고, 상기 N형 반전층이 이 다결정 실리콘층(108)에 전원전압 Vcc를 인가하는 것에 의해서 유기된다. 이 커패시터의 공통전극은 비교적 높은 비저항인 다결정 실리콘층을 이용해도 항상 일정전압(전원전압 Vcc)가 거기에 인가되므로, D-RAM의 동작속도에는 아무런 영향이 없다.
상기 다층구조 도체층(114), (129)는 MISFET의 게이트전극임과 동시에 워드선이라 불리는 배선층이기도 하다.
상기 다층구조 도체층(114), (129) 위에는 층간절연막으로서 인실리케이트 유리막(118)이 형성되고, 그리고 그 유리막(118) 위에는 N-형 영역(119), (122)에 접속하는 알루미늄으로 되는 데이타선 DL이 형성되어 있다.
제1도 b에서, P형 실리콘기판(101)의 위면에는 하나의 MISFET가 형성되어 있다. 예를 들면, 이 MISFET는 소스영역, 드레인영역, 게이트절연막 및 게이트전극이 N-형 영역(123), N
Figure kpo00002
형 영역9124), 게이트 SiO2막(109) 및 다결정 실리콘층(114)와 실리콘을 함유한 몰리브덴층(129)로 이루어지는 다층구조 도체층으로 각각 구성되어 있다. N-형 영역(123)에는 게이트전극과 같은 다층구조 도체층(114), (129)가, N-형 영역(124)에는 알루미늄으로 이루어지는 도체층(배선층)(127)이 각각 접속되어 있다. 이와 같은 구조의 MISFET는, 예를 들면 센스앰프등의 주변회로를 구성하는 것이다.
제2도는 본 발명에 관한 64K비트 D-RAM의 회로도이다. 이 D-RAM의 주요부분은 다수의 메모리셀 M-CEL로 되는 메모리어레이 M-ARY와 주변회로, 즉 센스앰프 SA1, 더미어레이 D-ARY, 컬럼스위치 C-SW1, 로우디코더 및 칼럼디코더 RC-DCR, 어드레스버퍼 ADB, 데이타입력버퍼 DIB 및 데이타출력버퍼 DOB로 이루어져 있다.
M-ARY는 정보를 기억하는 단위인 메모리셀 M-CEL이 모여 있는 영역이고, 주변회로는 하나의 메모리셀 M-CEL을 선택하여 정보를 리드하고, 증폭하고, 출력하는 등의 작용을 한다. 즉, ADB는 IC의 외부에서 입력된 어드레스신호 A0∼A1및 Ai+1∼Aj를 적당한 신호로 변환한 후 그 변환된 신호를 RC-DCR에 송출한다. 이 신호에 따라서 RC-DCR은 한줄의 워드선, 예를 들면 WL1-2및 하나의 컬럼스위치에 대응한 한쌍의 데이타선 DL1-1,
Figure kpo00003
을 선택한다. 이 결과 하나의 M-CEL이 선택된다. M-CEL은 전하축적용 커패시터 Cs내의 전하의 유무에 의해서 정보를 축적하고 있다. WL1-2에 인가되는 신호에 의해서 게이트 MISFET QM을 도통시키면 정보가 Cs내의 전하를 방전하는 형으로 DL1-1에 리드된다. SA1은 리드된 정보를 증폭하고, 이 증폭된 정보는 DOB를 거쳐서 출력된다.
다음에, 제2도에 도시한 64K비트 D-RAM회로의 배치패턴을 제3도에 따라 설명한다.
우선, 다수의 메모리셀 M-CEL에 의해서 구성된 2개의 메모리어레이 M-ARY1, M-ARY2가 칩 중앙에 배치되어 있다. 이들은 칩면적의 약 60%를 차지한다. 그리고, 메모리어레이의 주변에는 제2도에 도시한 주변회로, 즉 각각의 메모리어레이에 대응한 센스앰프 SA1, SA2, 로우디코더 R-DCR1, R-DCR2, 컬럼스위치 C-SW1, C-SW2, 더미어레이 D-ARY1, D-ARY2및 2개의 메모리어레이에 공통의 어드레스 버퍼 ADB, 컬럼디코더 C-DCR, 데이타입력버퍼 DIB, 데이타출력버퍼 DOB가 제2도와 같이 배치되어 있다.
그리고, 제2도에 도시한 바와 같이 예를 들면, M-ARY1에서는 R-DCR1에서 연장하는 256줄의 워드선 WL과 이 WL과 직교하도록 C-DCR에서 C-SW1, D-ARY1을 거쳐서 연장하는 256줄의 데이타선 DL이 교차하고 있다.
그리고, 이 교차점에 대응해서 하나의 M-CEL이 마련되어 있다. 이 WL은 제3도에 도시한 바와 같이 DL에 비해서 대단히 길므로, WL에서의 신호의 전파지연시간을 단축하는 것이 D-RAM의 고속화에는 불가결하다.
상술한 회로 이외에 리드/라이트 신호발생회로 R/W-SG, RAS(로우 어드레스)신호 발생회로 RAS-SG, RAS계 신호 발생회로 SG1, CAS(컬럼 어드레스)신호 발생회로 CAS-SG, CAS계 신호발생회로 SG2, 메인앰프 MA 및 VBB전압 발생회로 VBB-G가 제2도와 같이 배치되어 있다.
또, 칩의 위변과 아래변에 따라서 D-RAM IC의 외부에서의 입력을 IC칩내에 도입하기 위한 본딩패드 P-
Figure kpo00004
, P-
Figure kpo00005
, P-Din, P-VSS, P-
Figure kpo00006
, P-DOUT, P-VCC, P-A0∼P-A7이 제3도와 같이 배치되어 있다.
다음에, 64K비트 D-RAM내에 구체적인 소자구조에 대해서 제4도, 제5도 및 제6도의 사시단면도를 이용하여 설명한다.
메모리셀의 소자구조
제4도는 하나의 메모리셀 M-CEL의 소자구조를 도시한 사시단면도이다. (1)은 P형 반도체 기판, (2)는 SiO2로 되는 비교적 두꺼운 절연막(이하, 필드절연막이라 한다), (3)은 SiO2로 되는 비교적 얇은 절연막(이하, 제2게이트 절연막이라 한다), (37)은 SiO2막과 그 위의 Si3N4막으로 되는 다층의 절연막(이하, 제1게이트 절연막이라 한다), (4) 및 (5)는 N-형 반도체 영역, (6)은 제1다결정 실리콘층, (7)은 N형 표면반전층, (8)은 제2다결정 실리콘층, (30)은 실리콘을 함유한 몰리브덴층, (9)는 PSG(Phospo Silicate glass)층, (10)은 알루미늄층을 나타낸다.
하나의 메모리셀 M-CEL중의 MISFET QM는 그 기판, 소스영역, 드레인영역, 게이트절연막 및 게이트전극이 상술한 P형 반도체기판(1), N
Figure kpo00007
형 반도체영역(4), N-형 반도체영역(5), 제2게이트절연막(3) 및 제2다결정 실리콘층(8)과 실리콘을 함유한 몰리브덴층(30)으로 되는 다층전극으로 각각 구성된다. 상기 다층전극은, 예를 들면 제2도에 도시한 워드선 WL1-2으로서 사용된다. N-형 반도체영역(5)에 접속된 알루미늄층(10)은, 예를 들면 제2도에 도시한 데이타선 DL1-1로서 사용된다. 한편, 메모리셀 M-CEL중의 기억용 커패시터(정보축적용 커패시터) CS는 한쪽의 전극, 유전체층 및 다른쪽의 전극이 제1다결정 실리콘층(6), 제1게이트절연막(37) 및 N형 표면반전층(7)로 각각 구성된다. 즉, 제1다결정 실리콘층(6)에는 전원전압 Vcc가 인가되어 있기 때문에 이 전원전압 Vcc는 제1게이트 절연막(37)을 거쳐서 전계효과에 의해서 P형 반도체기판(1)의 표면에 N형 표면반전층(7)을 유기시킨다.
더미셀의 소자구조
제5도는 하나의 더미셀 D-CEL의 소자구조를 도시한 사시단면도이다. 제5도에서, 특히(11) 내지 (14)는 N-형 반도체영역, (15)는 제1다결정 실리콘층, (38)은 SiO2막 및 그 위의 Si3N4막으로 되는 다층의 제1게이트 절연막, (16)은 N형 표면반전층, (17) 및 (18)은 제2다결정 실리콘층, (31) 및 (32)는 실리콘을 함유한 몰리브덴층, (19)는 알루미늄층을 나타낸다.
하나의 더미셀 D-CEL중의 MISFET QD1은 그 기판, 드레인영역, 소스영역, 게이트절연막 및 게이트전극이 P형 반도체기판(1), N-형 반도체영역(11), N-형 반도체영역(12), 제2게이트절연막(3) 및 제2다결정 실리콘층(17)과 실리콘을 함유한 몰리브덴층(31)로 되는 다층전극으로 각각 구성된다.그리고, 이 다층전극은 예를 들면, 제2도에 도시한 더미워드선 DWL1-2으로서 P형 반도체 기판(1)상에 연장되어 있다.
N-형 반도체영역(11)에 접속된 알루미늄층(19)는 예를 들면, 제2도에 도시한 더미데이타선
Figure kpo00008
로서 P형 반도체 기판(1)상에 연장되어 있다.
더미셀 D-CEL중의 MISFET QD2는 그 기판, 드레인영역, 소스영역, 게이트절연막 및 게이트전극이 P형 반도체 영역(1), N-형 반도체 영역(13), N-형 반도체 영역(14), 제2게이트절연막(3) 및 제2다결정 실리콘층(18)과 실리콘을 함유한 몰리브덴층(32)로 되는 다층전극으로 각각 구성된다. 그리고, 이 다층전극에는, 예를 들면 제2도의 더미셀 D-CEL내에 나타낸 디스차지신호 ødc가 인가된다.
더미셀 D-CEL중의 커패시터 Cds는 한쪽의 전극, 유전체층 및 다른쪽의 전극이 제1다결정 실리콘층(15), 제1게이트 절연막(38) 및 N형 표면반전층(16)으로 각각 구성된다. 즉, 제1다결정 실리콘층(15)에는 전원전압 Vcc가 인가되어 있으므로, 이 전원전압 Vcc는 제1게이트 절연막(38)을 거쳐서 전계효과에 의해 P형 반도체 기판(1)의 표면에 N형 표면반전층(16)을 유기시킨다.
제6도는 본 발명에 관한 D-RAM의 메모리어레이 M-ARY의 주변에 형성된 주변회로, 예를 들면 제2도에 도시한 능동 복원(Active Restor)AR1중의 일부소자 구조를 도시한 부분 사시단면도이다.
제6도에서, 특히 (20) 내지 (23)은 N-형 반도체영역, (24) 내지 (27)은 제2다결정 실리콘층, (33) 내지 (36)은 실리콘을 함유한 몰리브덴층, (28)은 알루미늄층을 나타낸다.
제2도에 도시한 능동 복원 AR1중의 MISFET QS6은 그 기판, 소스영역, 드레인영역, 게이트 절연막 및 게이트전극이 P형 반도체기판(1), N-형 반도체영역(20), N-형 반도체영역(21), 제2게이트절연막(3) 및 제2다결정 실리콘층(24)와 실리콘을 함유한 몰리브덴층(33)으로 되는 다층전극으로 구성되어 있다.
능동 복원 AR1중의 MISFET QS4는 그 기판, 소스영역, 드레인영역, 게이트 절연막 및 게이트전극이 P형 반도체기판(1), N-형 반도체영역(22), N-형 반도체영역(23), 제2게이트 절연막(3) 및 제2다결정 실리콘층(27)과 실리콘을 함유한 몰리브덴층(36)으로 되는 다층전극으로 각각 구성되어 있다. 이 다층전극에는 제2도에 도시한 능동 복원 제어신호 ørg가 인가된다.
능동 복원 AR1중의 커패시터 CB11은 한쪽의 전극 및 유전체층이 제2다결정 실리콘층(25)와 실리콘을 함유한 몰리브덴층(34)로 되는 다층전극 및 제2게이트 절연막(3)으로 각각 구성된다. 이 다층전극은 이미 기술한 MISFET QS6의 게이트전극으로서 사용되는 다층전극에 연속적으로 접속되어 있다. 또, 이 다층전극을 구성하는 제2다결정 실리콘층(25)의 일부(25a)는 MISFET QS4의 N-형 반도체영역(22)에 직접 접속되어 있다. 왜냐하면, 알루미늄 배선층을 거쳐서 제2다결정 실리콘층(25)와 N-형 반도체영역(22)를 접속하면 제2다결정 실리콘층(25)와 그 알루미늄 배선층 접촉 영역이 필요하여 배선 밀도를 향상시킬 수가 없다. 따라서, 배선밀도를 향상시키기 위해서 상술한 접속수단이 채용되어 있다.
상술한 커패시터 CB11의 다른쪽의 전극은 반도체기판(1)의 표면에 형성되는 반전층으로 구성된다. 이 반전층은 상기 다층전극에 공급되는 전압에 의해 형성된다. 그리고, 제6도에 도시되어 있지 않지만, 이 반전층은 반도체기판(1)내에 형성된 제2도의 능동 복원 제어신호 ørs가 인가되는 곳의 N-형 반도체 영역에 연결된다.
제2다결정 실리콘층(26)과 실리콘을 함유한 몰리브덴층(35)로 되는 다층전극은 제2도에 도시한 커패시터 CB12의 한쪽의 전극이다. 다층전극의 일부는 커패시터 CB11과 마찬가지로, 제2도에 도시한 MISFET QS5의 소스영역에 직접 접속되고, 또 다른 일부는 MISFET QS7의 게이트전극에 연속적으로 접속되어 있다.
다음에, 제7도, 제8도, 제9도 및 제10도를 이용하여 64K비트 D-RAM내의 배치패턴을 설명한다.
메모리어레이 및 더미어레이의 배치패턴
먼저, 메모리어레이 M-ARY 및 더미어레이 D-ARY의 배치패턴을 제7도 따라 설명한다.
제7도에 도시한 메모리어레이 M-ARY는 제4도에 도시한 다수의 메모리셀 M-CEL이 반도체 기판(1)에 배열된 것이다. 한편, 제7도에 도시하는 더미어레이 D-ARY는 제5도에 도시한 다수의 더미셀 D-CEL이 반도체기판(1)에 배열된 것이다.
먼저, 제7도에 도시한 메모리어레이 M-ARY는 다음과 같이 구성되어 있다.
반도체기판(1)의 표면에서 MISFET QM과 기억용 커패시터 Cs로 구성된 다수의 메모리셀 M-CEL사이를 서로 분리하기 위해서 필드절연막(2)가 제8도에 도시한 패턴을 기본으로해서 형성되어 있다.
이와 같은 기본패턴 룰과 다르게 제1다결정 실리콘층(6)에 전원전압 Vcc를 인가하기 위한 콘택트 홀 CH0의 하부에 필드절연막(2a)가 예외적으로 배치되어 있다. 따라서, 이 콘택트 홀 CH0부근에서의 알루미늄층과 다결정 실리콘층의 상호 반응에 따라서 형성되는 알루미늄 실리콘합금이 콘택트 홀 CH0바로 아래의 절연막을 관통하여 반도체기판(1)의 표면에 바람직하지 않게 도달한다는 사고를 방지할 수가 있다.
이 필드절연막(2) 및 제1게이트 절연막(37)상에는 메모리셀 M-CEL중의 기억용 커패시터 Cs의 한쪽의 전극으로서 사용하는 제1다결정 실리콘층(6)이 제9도에 도시한 패턴을 기본으로 해서 형성되어 있다.
또, 제1다결정 실리콘층(6)상에 제7도의 세로방향에 따라서 제4도중의 제2다결정 실리콘층(8)과 실리콘을 함유한 몰리브덴층(30)으로 되는 다층배선으로 형성된 곳의 워드선 WL1-1∼WL1-6이 연장되어 있다.
또, 상기 기억커패시터 Cs의 한쪽전극으로서의 다결정 실리콘층(6)에 상기 콘택트 홀 CH0를 거쳐서 전원전압 Vcc를 공급하기 위한 전원공급선 Vcc-L이 제7도의 가로 방향으로 연장되어 있다.
한편, 제4도중의 알루미늄층(10)으로 형성된 곳의 데이타선 DL1-1,
Figure kpo00009
1-1이 제7도에 도시한 바와같이 상기 전원공급선 Vcc-L과 거의 평행하게 연장되어 있다. 데이타선 DL1-1은 콘택트 홀 CH1을 거쳐서 메모리셀 M-CEL중의 MISFET QM의 드레인영역에 접속되고, 데이타선
Figure kpo00010
1-1은 콘택트 홀 CH2를 거쳐서 다른 메모리셀 M-CEL중의 MISFET QM의 드레인영역에 접속되어 있다. 또, 데이타선 DL1-2,
Figure kpo00011
1-2는 데이타선 DL1-1,
Figure kpo00012
1-1과 마찬가지로 제7도의 가로방향으로 연장되고, 소정의 부분에서 콘택트 홀을 거쳐서 메모리셀 M-CEL중의 MISFET QM의 드레인영역에 접속되어 있다.
다음에, 제7도에 도시한 더미어레이 D-ARY는 다음과 같이 구성되어 있다.
반도체기판(1)의 표면의 일부분에는 필드 절연막(2)가 형성되고, 반도체기판(1)의 표면의 다른 부분에는 제1 및 제2게이트 절연막(38), (3)이 형성되어 있다.
이 필드절연막(2) 및 게이트 절연막(38) 상에 제7도에 도시한 세로방향에 따라서 제1다결정 실리콘층 (15a), (15b)가 서로 떨어져서 연장되어 있다. 이 제1다결정 실리콘층(15a), (15b)의 폭은 더미셀 D-CEL중의 커패시터 Cds의 용량값을 결정하는데 매우 중요하다. 이 제1다결정 실리콘층(15a) (15b)사이에는 제5도에 도시한 N+형 반도체영역(14)가 위치하고 있다. 이 N+형 반도체영역(14)는 다수의 더미셀 D-CEL의 공통 접지선으로 사용된다.
또, 제1다결정 실리콘층(15a)상에는 제5도중의 제2다결정 실리콘층(17)과 실리콘을 함유한 몰리브덴층(31)로 되는 다층전극으로 형성된 곳의 더미워드선 DWL1-1이 연장되어 있다. 이 더미워드선 DWL1-1는 더미셀 D-CEL중의 MISFET QD1의 게이트전극을 구성하고 있다. 한편, 제2도에 도시한 디스차지 제어신호 ødc를 인가하기 위해 제5도중의 제2다결정 실리콘층(18)과 실리콘을 함유한 몰리브덴층(32)로 되는 다층전극으로 형성된 곳의 제어신호선 ødc-L1이 더미워드선 DWL1-1에서 떨어짐과 동시에 이것과 평행하게 연장되어 있다. 이 제어신호선 ødc-L1은 더미셀 D-CEL중의 MISFET QD2의 게이트전극을 구성하고 있다.
마찬가지로, 더미워드선 DWL1-1및 제어신호선 ødc-L1과 평행하게 더미워드선 DWL1-2및 제어신호선 ødc-L2가 연장되어 있다.
그리고, 또 데이타선 DL1-1,
Figure kpo00013
1-1 1-2
Figure kpo00014
1-2
Figure kpo00015
1-1 3 D1
Figure kpo00016
1-2 4 D1
(주변회로의 배치 패턴)
주변회로, 예를들면 제2도에 도시한 센스앰프 SA1의 일부의 배치 패턴을 제10도에 도시한다.
제10도에서, AR은 능동복원부, PC는 데이타선 프리차지용 회로부이다.
능동복원부 AR에는 제2도에 도시한 능동복원 AR1이 2개 배치되어 있다. 즉, 제10도에 도시한 화살표 A측에 하나의 능동복원이 구성되고, 화살표 B측에 다른 하나의 능동복원이 구성되어 있다. 그리고, 이 능동복원부 AR중에는 각각의 능동복원에 대하여 공통의 능동복원 제어신호선 ørg-L, ørs-L및 전원전압선 Vcc-L이 제10도에 도시한 바와같이 배치되어 있다.
한편, 프리차지용 회로부 PC에는 상기 2개의 능동복원에 대응한 2개의 데이타선 프리차지용 회로가 배치되어 있다. 그리고, 이 프리차지용 회로부 PC중에는 전위선 VDP-L, 프리차지 제어신호선 øpc-L, 그리고 제7도의 메모리어레이 M-ARY에 연장되는 데이타선 DL1-1,
Figure kpo00017
1-1, DL1-2,
Figure kpo00018
1-2가 제10도에 도시한 바와같이 배치되어 있다.
제2도중의 MISFET QS1∼QS7및 커패시터 CB11, CB12가 제10도에 도시한 바와같이 배치된다.
다음에, 64K비트 D-RAM의 제조공정을 제11도 내지 제26도에 따라 설명한다.
각 도면에서 X1은 제7도에 도시한 메모리어레이 M-ARY의 X1-X1절단부분의 공정단면도, X2는 제10도에 도시한 능동복원 AR의 X2-X2절단부분의 공정단면도, X3은 제10도에 도시한 능동복원 AR의 X3-X3절단부분의 공정 단면도이다.
(산화막 및 내산화막 형성 공정)
제11도에 도시한 바와같이 산화막(102) 및 산소를 통과하지 않는 절연막, 즉 내산화막(103)을 반도체기판(101)의 표면에 형성한다.
반도체기판(101), 산화막(102) 및 내산화막(103)의 바람직한 구체적인 재료로서는 100 결정을 갖는 P형의 단결정 실리콘(Si)기판, 2산화실리콘(SiO2)막 및 질화실리콘(Si3N4)막이 각각 사용된다.
상기 SiO2막(102)는 다음의 이유로 Si기판(101)의 표면산화에 의해서 약 500Å의 두께로 형성된다. 즉, Si3N4막(103)을 직접 Si기판(101)의 표면에 형성한 경우, Si기판(101)과 Si3N4막(103)의 열팽창계수의 차이에 의해 Si기판(101)의 표면에 열왜곡이 생긴다. 이 때문에, Si기판(101)의 표면에 결정 결함이 생긴다. 이것을 방지하기 위해 Si3N4막(103)의 형성전에 SiO2막(102)가 Si기판(101)의 표면에 형성된다.
한편, Si3N4막(103)은 후에 상세히 기술한 바와같이 Si기판(101)의 선택산화용 마스크로서 사용하기 위해 예를들면, CVD법으로 약 1400Å의 두께로 형성된다.
(내산화막의 선택적 제거 및 이온주입 공정)
비교적 두꺼운 절연막 또는 필드절연막을 형성해야할 Si기판(101)의 표면 위의 Si3N4막(103)을 선택적으로 제거하기 위해서, 먼저 에칭용 마스크로서 포토레지스트터막(104)를 Si3N4막(103)의 표면위에 선택적으로 형성한다. 이 상태에서, 예를들면 정밀도가 좋은 에칭이 가능한 플라즈마 에칭법에 의해 Si3N4막(103)이 노출하고 있는 부분을 제거한다.
계속해서, 필드절연막이 형성되는 곳의 기판표면의 Si(101)과 반대도전형의 층, 소위 반전층이 형성되지 않도록 하기 위해 제12도에 도시한 바와같이 포토레지스트막(104)를 남긴 상태에서 노출하고 있는 SiO2막(102)를 통하여 Si기판(101)중으로 기판과 같은 도전형의 불순물, 즉 P형 불순물을 도입한다. 이 P형 불순물의 도입법으로서는 이온주입법이 바람직하다. 예를들면 P형 불순물인 붕소이온이 주입 에너지 75KeV로 Si기판(101)중으로 주입된다. 이때의 이온도우즈량은 3×1012원자/cm2이다.
(필드절연막 형성공정)
Si기판(101)의 표면에 필드절연막(105)를 선택적으로 형성한다. 즉, 제13도에 도시한 바와같이 포토레지스트막(104)를 제거한 후, Si3N4막(103)을 마스크로서 Si기판(101)의 표면을 열산화에 의해서 선택적으로 산화하고, 두께가 약 9500Å인 SiO2막(105)(이하, 필드 SiO2막이라 한다)를 형성한다. 이 필드 SiO2막(105)의 형성시에 이온주입된 붕소가 Si기판(101)내로 확산되어 소정의 깊이를 갖는 P형 반전방지층(도시하지 않음)이 필드 SiO2막(105)의 바로 아래에 형성된다.
(내산화막 및 산화막 제거 공정)
필드 SiO2막(105)가 형성되어 있지 않은 곳의 Si기판(101)의 표면을 노출하기 위해서 Si3N4막(103)을, 예를들면 열 인산(H3PO4)용액을 사용하여 제거한다. 계속해서, SiO2막(102)를, 예를들면 불산(HF)용액을 이용하여 제거하고, 제14도에 도시한 바와같이 Si기판(101)의 표면을 선택적으로 노출한다.
(제1게이트 절연막 형성 공정)
메모리 셀 M-CEL 및 더미셀 D-CEL중의 커패시터 Cs, Cds의 유전체층을 얻기 위해서 노출한 Si기판(101)의 표면에 제1게이트 절연막(106)을 제15도에 도시한 바와같이 형성한다. 먼저, 노출한 Si기판(101)의 표면을 열산화하는 것에 의해서 두께가 약 150Å인 SiO2막을 형성하고, 다음에 CVD법에 의해 두께가 약 200Å인 Si3N4막을 전면에 형성한다. 따라서, 제1게이트 절연막(106)은 SiO2막 및 그 위의 Si3N4막인 다층막으로 이루어져 있다.
이와 같이, 제1게이트 절연막(106)으로서 적극적으로 Si3N4막을 사용하는 것은 상술한 바와같이 Si3N4의 비유전율이 SiO2보다 약 2배가 크기 때문이다. 즉, 비유전율이 큰 물질로 Cs, Cds의 유전체층을 형성하는 것에 의해 Cs, Cds의 점유면적을 작게 해도 충분한 전하축적량이 얻어지기 때문이다.
또, 그 Si3N4막 형성전에 얇은 SiO2막을 형성해 두는 이유는, 앞서 기술한 바와같이 Si3N4를 Si기판(101)상에 직접 형성하는 것은 바람직하지 않기 때문이다.
(제1도체층 피착공정)
메모리셀 및 더미셀중의 커패시터의 한쪽의 전극으로서 사용하기 위해서 제1도체층(107)을 Si기판(101)상의 전면에 제16도에 도시한 바와같이 형성한다. 즉, 제1도체층(107)로서, 예를들면 다결정 실리콘층(107)을 CVD법으로 Si기판(101)상의 전면에 형성한다. 이 다결정 실리콘층(107)의 두께는 약 4000Å 정도이다. 계속해서, 다결정 실리콘층(107)의 저항값을 작게 하기 위해 다결정 실리콘층(107)중에 확산법으로 N형 불순물, 예를들면 인을 도입한다. 이 결과, 다결정 실리콘층(107)의 저항값은 약 30Ω/□로 된다.
(제1도체층의 선택적인 제거 공정)
제1도체층 또는 제1다결정 실리콘층(107)을 소정의 전극형상으로 하기 위해서 제17도에 도시한 바와같이 포토 에칭법에 의해 제1다결정 실리콘층(107)을 선택적으로 제거하고, 전극(108)을 형성한다. 이 제1다결정 실리콘층(107)의 선택적인 제거법으로서는 정밀도 좋은 에칭이 가능한 플라즈마 에칭이 적합하다.
다음에, 제1게이트 절연막(106) 또는 Si3N4막, SiO2막을 모두 남긴 상태에서 다결정 실리콘층(107)로 되는 전극(108)의 표면을 열처리로 산화하여 두께가 약 2200Å인 SiO2막(110)을 형성한다. 이 SiO2막(110)은 전극(108)과 후술하는 제2다결정 실리콘으로 되는 전극의 층간 절연 역할을 한다.
이때 Si3N4막으로 덮인 영역 또는 전극(108)의 표면 이외의 영역은 앞서 기술한 바와같이 산소를 통과하지 않는 절연막 또는 내산화막이므로 산화되지 않는다.
(제2게이트 절연막 형성 공정)
메모리어레이 M-ARY, 더미어레이 D-ARY 및 주변회로부중의 MISFET의 게이트 절연막을 얻기 위해 제2게이트 절연막(109)를 제18도에 도시한 바와같이 형성한다.
먼저, 노출하고 있는 제1게이트 절연막(106) 또는 Si3N4막 및 SiO2막을 제거하여 Si기판(101)의 표면을 노출시킨다. Si3N4막을, 예를들면 열인산(H3PO4) 용액을 사용하여 SiO2막(110)을 마스크로서 제거하고, 계속해서 노출한 제1게이트 절연막인 SiO2막을, 예를들면 불산(HF)용액을 사용하여 제거한다.
Si3N4막을 제거할 때의 마스크는 SiO2막(110)이므로, Si3N4막은 산화막(110)의 종단부의 근방까지 연장되게 된다. 이 때, Si3N4막은 산화막(110)의 종단부에서 가로방향으로 약간 에칭되지만, 그 막두께가 200Å로 얇기 때문에 거의 오버행은 발생하지 않는다고 해도 좋다. 한편, 제1게이트 절연막인 SiO2막의 제거에 대해서는 마스크 없이 전면을 대략 에칭하여 상기 SiO2막을 제거한다. 이 때, Si3N4막의 종단부에서 가로방향으로 약간 에칭되지만, 그 두께가 150Å로 얇기 때문에 거의 오버행은 발생하지 않는다.
다음에, 노출한 Si기판(101)의 표면을 열산화하는 것에 의해서 두께가 약 500Å의 제2게이트 절연막(109)를 그 표면에 형성한다. 따라서, 제2게이트 절연막(109)는 SiO2로 되어 있다. 제2게이트 절연막 또는 제2게이트 SiO2막(109)의 형성과 동시에 SiO2막(110)도 재차 약간 산화된다. 이 때에 상술한 대단히 작은 오버행도 해소된다.
(저임계값 전압제어 이온주입 공정)
제2도에 도시한 저임계값 전압을 갖는 MISFET QS1∼QS3, QS6및 QS7의 임계값 전압을 규정하기 위해서, 제19도에 도시한 바와같이 제2게이트 SiO2막(109)를 거쳐서 기판표면에 P형 불순물을 이온주입법으로 도입한다. P형 불순물은, 예를들면 붕소가 사용된다. 주입 에너지는 75KeV이고, 이온도우즈량은 2.4×1011원자/cm2가 바람직하다.
이 때의 이온주입은 전혀 선택 마스크를 사용하지 않기 때문에 그 이외의 MISFET, 예를들면 QM, QD1, QD2, QD4, QD5를 형성해야할 기판표면 부분에도 붕소가 도입된다.
(고임계값 전압제어 이온주입 공정)
제2도에 도시한 MISFET QS1∼QS3, QS6및 QS7에 비해서 고임계값 전압을 갖는 MISFET, 예를들면 메모리 셀중의 MISFET QM, 더미셀중의 MISFET QD1, QD2또는 능동복원중의 MISFET QS4, QS5의 임계값 전압을 규정하기 위해서, 제20도에 도시한 바와같이 이온주입용 마스크, 즉 포토레지스트막(111)을 MISFET QS1, QS3, QS6, QS7의 채널영역부분의 제2게이트 SiO2막(109)상에 형성하고, 포토레지스트막(111)을 MISFET QM, QD1, QD2, QS4, QS5의 채널영역상에는 형성하지 않고, 이 상태에서 붕소 이온주입을 한다. 주입 에너지는 75KeV이고, 이온도우즈량은 1.0×1011원자/cm2가 바람직하다.
이 결과, MISFET QM, QD1, QD2, QS4, QS5를 형성해야할 부분의 기판표면의 불순물 농도를 한층 높일 수 있으므로, 이들 MISFET의 임계값은 높은 값을 갖게 된다.
(다이렉트 콘택트 홀 형성 공정)
제6도를 이용하여 설명한 바와같이 커패시터 CB11의 한쪽의 전극(25)를 MISFET QS4의 N+형 반도체영역(22)에 직접 접속하기 위한 콘택트 홀, 소위 다이렉트 콘택트 홀 CH100을 제21도에 도시한 바와같이 포토레지스트막(112)를 마스크로 해서 제2게이트 SiO2막(109)의 선택적인 에칭에 의해 형성한다.
(제2도체층 피착 공정)
모든 MISFET의 게이트 전극 및 배선층으로서 사용하기 위해 제2도체층을 Si기판(101) 상의 전면에 형성한다. 즉, 제22도에 도시한 바와같이 제2도체층으로서, 예를들면 다결정 실리콘층(113) 및 실리콘을 함유한 몰리브덴층(128)로 되는 다층구조 도체층을 Si기판(101)상의 전면에 형성한다. 이 다층구조 도체층은 다음과 같이 형성한다.
먼저, 다결정 실리콘층(113)을 CVD법으로 Si기판(101)상의 전면에 형성한다. 이 다결정 실리콘층(113)의 두께는 약 2000Å 정도이다. 이어서, 저항값을 작게 하기 위해 이 다결정 실리콘층(113)중에 확산법에 의해 N형 불순물, 예를들면 인을 도입한다. 이 결과, 다결정 실리콘층(113)의 저항값은 약 30Ω/□로 된다. 이와같은 인처리 과정에서 인불순물은 다이렉트 콘택트 홀 CH100을 통하여 Si기판(101)내에 도입된다.
다음에, 실리콘을 함유한 몰리브덴층(128)을 다결정 실리콘층(113)상의 전면에, 예를들면 공동증착법(Co-Sputtering 법)에 의해 약 3000Å의 두께로 형성한다. 이 때 실리콘의 함유율은 앞에 기술한 바와같이 40중량% 이상이 바람직하다.
이상과 같이 해서 얻어진 다층 구조 도체층의 비저항은 80∼150μΩcm이다.
(제2도체층의 선택적인 제거 공정)
제2도체층, 즉 제2다결정 실리콘층(113)과 실리콘을 함유한 몰리브덴층(128)로 되는 다층구조 도체층을 소정의 전극 또는 배선 형상으로 플라즈마 에칭법에 의해 선택적으로 제거한다. 즉, 제23도에 도시한 바와같이 에칭후의 다층 도체층은 제7도에 도시한 워드선 WL1-1∼WL1-6, 더미워드선 DWL1-1, DWL1-2, 제어신호선 ødc-L1, ødc-L2를 형성하고, 또 제10도에 도시한 능동복원 제어신호선 ørg-L, 커패시터 CB11, CB12의 전극 및 MISFET QS1∼QS3의 게이트전극을 형성한다.
(소스 드레인영역 형성 공정)
MISFET의 소스 드레인영역을 Si기판(101)내에 선택적으로 형성하기 위해 제24도에 도시한 바와같이 제2게이트 절연막, 즉 SiO2막(109)를 통하여 N형 불순물, 예를들면 비소를 Si기판(101)내에 도입한다. 이 N형 불순물의 도입법으로서는 이온주입이 바람직하다. 예를들면, 비소 이온이 주입 에너지 80KeV로 Si기판(101)내에 주입된다. 이 때의 이온도우즈량은 1×1016원자/cm2이다.
(층간 절연막 형성 공정)
Si기판(101)상의 전면에 층간절연막을 형성한다. 즉, 제25도에 도시한 바와같이 층간절연막(118), 예를들면 두께가 약 8000Å인 PSG막을 Si기판(101)상의 전면에 형성한다. 이 PSG막(118)은 MISFET의 특성에 영향을 주는 나트륨 이온의 게터를 겸하고 있다.
(콘택트홀의 형성 공정)
제2다결정 실리콘층 및 실리콘을 함유한 몰리브덴층으로 되는 다층구조 도체층과 제3도체층 사이 및 소스 드레인영역과 제3도체층 사이를 접속하기 위해 PSG막(118) 및 제2게이트 SiO2막(109)에 콘택트 홀을 형성한다. 즉, 제25도에 도시한 바와같이 PSG막(118) 및 제2게이트 SiO2막(109)를 선택적으로 에칭하여 콘택트 홀 CH101∼CH104를 형성한다.
계속해서, PSG막(118)의 평탄화를 도모하기 위해서 약 1000℃의 온도에서 PSG막(118)을 열처리한다. 이 때의 열처리에 의해서 이온주입된 비소 불순물은 확대 확산되고, 소정의 깊이를 갖는 N+형 반도체영역(119) 내지 (126)이 형성된다. 이를 N+형 반도체영역(119) 내지 (126)이 소스 드레인영역으로 된다.
(제3도체층의 형성 공정)
제7도에 도시된 전원공급선 Vcc-L, 데이타선 DL1-1,
Figure kpo00019
1-1, DL1-2,
Figure kpo00020
1-2를 형성하기 위해서, 먼저 Si기판(101)상의 전면에 제3도체층, 예를들면 두께가 12000Å인 알루미늄층을 형성한다. 다음에, 이 알루미늄층을 선택적으로 에칭하여 제26도에 도시한 바와같이 전원공급선 Vcc-L, 데이타선 DL1-1및 배선층(127)을 형성한다.
이상 설명한 공정에 의하여 64K비트 D-RAM이 얻어진다.
상술한 공정에서 알 수 있는 바와같이 D-RAM내의 모든 MISFET의 게이트전극(다층구조 도체층)은 동시에 형성되어 있다. 따라서, 각 MISFET의 전기적 특성, 예를들면 임계값 전압 Vth를 같게 하는 것이 용이하다.
앞에도 기술한 바와같이 MISFET의 게이트전극으로서 박리가 일어나지 않도록한 다층구조의 도체층을 사용하고 있으므로, 특히 센스앰프와 같이 미소한 신호의 증폭을 실행하는 회로를 이러한 게이트전극의 MISFET로 구성해도 문제가 없다.
상술한 공정에서 다음에 기술하는 변형이 가능하다.
즉, 제23도에서 다결정 실리콘층(113) 및 실리콘을 함유한 몰리브덴층(128)을 선택적으로 제거한 후, 또, 노출한 제2게이트 절연막(109)도 계속해서 에칭에 의해 제거하고, 기판(101)의 표면을 노출시킨다.
다음에, MISFET의 소스 드레인영역을 형성해야할 표면이 오염되지 않도록 노출한 Si기판(101)의 표면을 열산화하여 두께가 약 100Å인 SiO2막을 형성한다. 이 SiO2막 형성과 동시에 상술한 다층도체층을 형성하는 다결정 실리콘층(113) 및 실리콘을 함유한 몰리브덴층(128)의 표면이 산화되고, 그 결과 이들 표면에도 두께가 약 300Å인 SiO2막이 형성된다.
이 SiO2막은 실리콘을 함유한 몰리브덴층(128)중의 실리콘이 석출하여 형성되는 것이다. 실리콘이 석출한 것에 의해 실리콘의 함유율이 40중량%보다 작게 되고, 실리콘을 함유한 몰리브덴층(128)의 비저항도 작게 된다. 따라서, 상술한 실시예에서 고속의 D-RAM이 얻어진다. 또, SiO2막을 형성한 후에는 실리콘의 함유량이 40중량%이하로 되었지만 열처리에 따른 박리등은 거의 일어나지 않았다. 이와 같은 실리콘을 함유한 몰리브덴층(128)의 열처리시, 반도체기판은 제1층의 다결정 실리콘층(108)로 피복되어 있으므로, 몰리브덴이 반도체기판내의 반전층(7)에 침입하고, 이것이 원인으로 되어 전하의 누설이 발생한다는 문제점은 없다.
또, 알루미늄층(127)은 실리콘을 함유한 몰리브덴층(128)의 상층에 형성되어 있으므로, 실리콘을 함유한 몰리브덴층의 열처리에 의해 알루미늄층(127)이 녹는다는 문제점은 없다.
이상 기술한 것에서 알 수 있는 바와같이 본 발명의 반도체기억장치에서는 메모리셀을 구성하는 MISFET와 주변회로를 구성하는 MISFET의 게이트전극이 다결정 실리콘층과 실리콘을 함유한 몰리브덴층을 포함하는 제2다층구조 도체층에 의해서 형성되어 있다. 한편, 메모리셀을 구성하는 커패시터 전극은 제1다결정 실리콘층으로 형성되어 있다.
다음에 본 발명과 같은 구성으로 하는 것에 의해서 얻어지는 효과를 기술한다.
(1) 워드선 및 주변회로내의 MISFET의 게이트 전극은 낮은 비저항인 고융점금속재료가 주체로 되어 있다. 따라서, 속도의 면에서는 다결정 실리콘을 워드선등에 이용한 D-RAM에 비해서 빠르게 된다.
즉, 본 발명에 의한 다층구조 도체층의 비저항은 80∼150μΩcm이고, 종래의 D-RAM에 사용하고 있던 다결정 실리콘의 비저항보다 약 한자리 정도가 작다. 따라서, 종래의 D-RAM보다 신호의 지연시간이 짧은 D-RAM이 얻어진다.
(2) 워드선으로서 다결정 실리콘층과 그 위에 형성한 고융점금속층으로 이루어지는 다층구조 도체층을 사용하고 있다. 즉, 워드선의 하층도체층은 스텝 커버리지 및 절연막, 특히 SiO2막에 대하여 밀착성이 좋은 다결정 실리콘층으로 이루어져 있다. 따라서, 선간용량을 작게하기 위해서 제1층째인 커패시터의 플레이트 전극과 제2층째인 워드선 사이의 층간절연막을 두껍게 형성해도 그 워드선의 단선은 일어나기 어렵다. 즉, 제1도 c에 도시한 바와같이 게이트 SiO2막(109)의 표면에서 층간절연막(110)의 표면까지의 단차 S가 크게 되어도 워드선으로서 사용하는 다층구조 도체층(114), (129)는 단선이 생기기 어렵다. 그러므로, 상기 층간절연막(110)의 형성은 플레이트전극으로서 사용하는 다결정 실리콘층(108)의 산화에 의하지 않고, 예를들면 CVD(Chemical Vapor Deposition)법으로 충분히 두껍게 형성할 수가 있다. 결과로서, 선간용량이 작게 되므로 워드선의 시정수도 작아지고, 신호의 전파지연 시간이 충분히 단축된다.
한편, 상기한 문헌에 개시되어 있는 바와같이 워드선으로서 고융점 금속재료만으로 이루어지는 도체층을 사용한 경우, 커패시터의 플레이트전극과 워드선이 교차하는 부분에서의 그 워드선이 단선하고 마는 문제가 있다. 왜냐하면, 그 도체층은 스퍼터등으로 형성해야 하므로, 워드선의 스텝 커버리지가 나쁘다. 또, 그 도체층은 SiO2막에 대하여 밀착성이 나쁘다. 따라서, 플레이트전극과 워드선 사이의 층간절연막은 두껍게 할 수 없다. 결과로서, 고융점금속재료를 사용하여 워드선의 저항을 작게 하여도 층간용량이 크게 되어 워드선의 시정수는 충분히 작게 되지 않으므로, 신호의 전파지연 시간은 충분히 단축되지 않는다.
(3) 다층구조 도체층의 상층인 고융점금속층(몰리브덴층)에는 하층과 같은 재료인 반도체(실리콘)를 함유시키고 있다. 이 반도체에 의해서 상층의 고융점금속층과 하층의 반도체층의 밀착이 확실하게 된다. 또, 다층구조 도체층 형성후의 열처리, 예를들면 열확산에 의해서 양쪽 층사이의 박리가 발생하지 않도록 하기 위해서는 이 반도체층의 Si 함유율은 약 40중량%이상인 것이 바람직하다.
(4) 전하축적용 커패시터의 유전체로서 Si3N4(질화실리콘)를 사용하고 있다. 이 Si3N4의 비유전율은 커패시터의 유전체로서 일반적으로 사용되고 있는 SiO2의 비유전율의 약 2배이다. 그러므로, Si3N4을 사용한 커패시터의 단위면적당의 용량은 크다. 결과로서, 커패시터의 점유면적을 작게 할 수 있어 D-RAM의 고집적화를 도모할 수가 있다.
이상 설명한 본 발명은 더더욱 고집적화 및 고속화를 필요로 하는 256K비트 D-RAM에도 적용할 수 있다.
또, 고융점금속재료로서는 몰리브덴 이외에 탄탈륨, 텅스텐 및 티타늄등도 사용할 수 있다.

Claims (52)

  1. 커패시터와 절연게이트형 전계효과 트랜지스터를 갖는 다수의 메모리셀이 열 및 행방향으로 배치된 메모리어레이와 상기 메모리어레이에 관계되어 절연게이트형 전계효과 트랜지스터로 구성된 주변회로를 단일 반도체 기판에 형성한 반도체 기억장치에 있어서, 각각의 상기 커패시터의 한쪽 전극은 상기 반도체기판상에 형성된 제1게이트 절연막상에 형성된 제1층의 단층의 다결정 실리콘층으로 되고, 상기 메모리셀과 주변 회로의 절연게이트형 전계효과 트랜지스터의 게이트전극은 상기 반도체 기판상에 형성된 제2게이트 절연막상의 하층의 다결정 실리콘층과 상층의 실리콘을 함유한 고융점금속층을 갖는 제2층의 다층구조 도체층으로 이루어지는 반도체 기억장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 제2층의 다층구조 도체층의 상기 상층의 고융점금속층의 실리콘 함유량은 적어도 40중량%인 반도체 기억장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 상층의 고융점금속은 몰리브덴인 반도체 기억장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 상층의 고융점금속은 텅스텐인 반도체 기억장치.
  5. 특허청구의 범위 제1항에 있어서, 상기 상층의 고융점금속은 탄탈륨인 반도체 기억장치.
  6. 특허청구의 범위 제1항에 있어서, 상기 상층의 고융점금속은 티타늄인 반도체 기억장치.
  7. 특허청구의 범위 제1항에 있어서, 상기 제2층은 그 표면에 형성된 열산화층을 갖는 반도체 기억장치.
  8. 특허청구의 범위 제1항에 있어서, 상기 메모리어레이의 각 열방향으로 배치된 각각의 절연게이트형 전계효과 트랜지스터의 상기 제2층은 공통으로 일체로 형성되고, 상기 메모리어레이의 워드선으로 되어 있는 반도체 기억장치.
  9. 커패시터와 절연게이트형 전계효과 트랜지스터로 되어 행 및 열방향으로 배치된 다수의 메모리셀과 각 행방향으로 배치된 메모리셀의 절연게이트형 전계효과 트랜지스터의 소스 또는 드레인영역에 전기적으로 접속되고, 또한 각 행의 메모리셀의 커패시터상에 연장되도록 위치된 데이타선을 갖는 메모리어레이와 상기 메모리어레이에 관계되어 형성된 절연게이트형 전계효과 트랜지스터로 이루어지는 주변회로를 단일의 반도체 기판상에 형성한 반도체 기억장치에 있어서, 각각의 상기 커패시터의 한쪽 전극은 상기 반도체기판상에 형성된 제1게이트 절연막상에 형성된 제1층의 단층의 다결정 실리콘층으로 되고, 상기 메모리셀과 주변회로의 절연게이트형 전계효과 트랜지스터의 각각의 게이트전극은 상기 반도체기판상에 형성된 제2게이트 절연막상의 하층의 다결정 실리콘층과 상층의 실리콘을 함유한 고융점금속층을 갖는 제2층의 다층구조 도체층으로 이루어지는 반도체 기억장치.
  10. 특허청구의 범위 제9항에 있어서, 상기 제2층의 다층구조 도체층의 상기 상층의 고융점금속층의 실리콘 함유량은 적어도 40중량%인 반도체 기억장치.
  11. 특허청구의 범위 제9항에 있어서, 상기 상층의 고융점금속은 몰리브덴인 반도체 기억장치.
  12. 특허청구의 범위 제9항에 있어서, 상기 상층의 고융점금속은 텅스텐인 반도체 기억장치.
  13. 특허청구의 범위 제9항에 있어서, 상기 상층의 고융점금속은 탄탈륨인 반도체 기억장치.
  14. 특허청구의 범위 제9항에 있어서, 상기 상층의 고융점금속은 티타늄인 반도체 기억장치.
  15. 특허청구의 범위 제9항에 있어서, 상기 제2층은 그 표면에 형성된 열산화층을 갖는 반도체 기억장치.
  16. 특허청구의 범위 제9항에 있어서, 상기 메모리어레이의 각 열방향으로 배치된 각각의 절연게이트형 전계효과 트랜지스터의 상기 제2층은 공통으로 일체로 형성되고, 상기 메모리어레이의 워드선으로 되어 있는 반도체 기억장치.
  17. 특허청구의 범위 제9항에 있어서, 상기 메모리셀과 주변회로 양쪽의 절연게이트형 전계효과 트랜지스터의 게이트전극은 제2층의 다층구조 도체층으로 되고, 동시에 상기 반도체기판상의 메모리셀용 영역과 주변회로용 영역상에 형성되고, 이것에 의해 메모리셀과 주변회로의 상기 게이트전극이 동시에 형성되므로 절연게이트형 전계효과 트랜지스터의 전기적 특성이 용이하게 균일하게 하는 반도체 기억장치.
  18. 특허청구의 범위 제9항에 있어서, 상기 커패시터의 유전체는 질화실리콘으로 되는 반도체 기억장치.
  19. 특허청구의 범위 제9항에 있어서, 상기 다결정 실리콘층의 상기 하층은 상기 하층의 저항을 낮게하도록 불순물이 도우프되는 반도체 기억장치.
  20. 특허청구의 범위 제9항에 있어서, 상기 메모리셀과 주변회로의 상기 절연게이트형 전계효과 트랜지스터의 소스 또는 드레인영역은 적어도 다결정 실리콘층의 하층과 자기정합적으로 상기 반도체기판상에 마련되는 반도체 기억장치.
  21. 특허청구의 범위 제9항에 있어서, 상기 다결정 실리콘층의 상기 하층과 다결정 실리콘층의 상기 제1층 각각은 반도체 기판상에 형성된 다결정 실리콘층의 다른 층으로 형성되는 반도체 기억장치.
  22. 특청구의 범위 제9항에 있어서, 상기 다층구조 도체층의 제2층의 위에는 상기 제2층의 열산화에 의해 SiO2막이 형성되고, 상기 열산화는 상기 실리콘을 함유한 고융점금속층으로부터의 실리콘을 응결시켜서 상기 상층의 비저항을 낮게 하기 위해 실행되는 반도체 기억장치.
  23. 특허청구의 범위 제9항에 있어서, 또 상기 제1층의 다결정 실리콘층을 덮고, 상기 제2층의 다층구조 도체층으로 되는 배선층을 포함하는 반도체 기억장치.
  24. 커패시터와 절연게이트형 전계효과 트랜지스터로 되어 행 및 열방향으로 배치된 다수의 메모리셀과 병렬로 연장하여 각 행방향으로 배치된 메모리셀의 절연게이트형 전계효과 트랜지스터의 소스 또는 드레인영역에 전기적으로 접속되고, 또한 각 행의 메모리셀의 커패시터상에 연장되도록 위치된 다수의 데이타선을 갖는 메모리어레이와 절연게이트형 전계효과 트랜지스터로 구성되고, 서로 인접하는 2개의 데이타선의 동일측의 끝부가 접속되어 상기 양쪽 데이타선의 신호 레벨의 차를 검출하는 센스앰프를 갖는 주변회로를 단일 반도체 기판상에 형성한 반도체 기억창치에 있어서, 각각의 상기 커패시터의 한쪽 전극은 상기 반도체기판상에 형성된 제1게이트 절연막상에 형성된 제1층의 단층의 다결정 실리콘층으로 되고, 상기 메모리셀과 상기 센스앰프의 절연게이트형 전계효과 트랜지스터의 각각의 게이트전극은 상기 반도체 기판상에 형성된 제2게이트 절연막상의 하층의 다결정 실리콘층과 상층의 실리콘을 함유한 고융점금속층을 갖는 제2층의 다층구조 도체층으로 되는 반도체 기억장치.
  25. 특허청구의 범위 제24항에 있어서, 상기 제2층의 다층구조 도체층의 상기 상층의 실리콘 함유량은 적어도 40중량%인 반도체 기억장치.
  26. 특허청구의 범위 제24항에 있어서, 상기 상층의 고융점금속은 몰리브덴인 반도체 기억장치.
  27. 특허청구의 범위 제24항에 있어서, 상기 상층의 고융점금속은 텅스텐인 반도체 기억장치.
  28. 특허청구의 범위 제24항에 있어서, 상기 상층의 고융점금속은 탄탈륨인 반도체 기억장치.
  29. 특허청구의 범위 제24항에 있어서, 상기 상층의 고융점금속은 티타늄인 반도체 기억장치.
  30. 특허청구의 범위 제24항에 었어서, 상기 제2층은 그 표면에 형성된 열산화층을 갖는 반도체 기억장치.
  31. 특허청구의 범위 제24항에 있어서, 상기 메모리어레이의 각 열방향으로 배치된 각각의 절연게이트형 전계효과 트랜지스터의 상기 제2층은 공통으로 일체로 형성되고, 상기 메모리어레이의 워드선으로 되어 있는 반도체 기억장치.
  32. 특허청구의 범위 제24항에 있어서, 상기 메모리셀과 주변회로의 양쪽의 절연게이트형 전계효과 트랜지스터의 게이트전극은 제2층의 다층구조 도체층으로 되고, 동시에 상기 반도체기판용 영역과 주변회로용 영역상에 형성되고, 이것에 의해 메모리셀과 주변회로의 상기 게이트전극이 동시에 형성되므로 절연게이트형 전계효과 트랜지스터의 전기적 특성이 용이하게 균일하게 되어 있는 반도체 기억장치.
  33. 특허청구의 범위 제24항에 있어서, 상기 커패시터의 유전체는 질화실리콘으로 되는 반도체 기억장치.
  34. 특허청구의 범위 제24항에 있어서, 상기 다결정 실리콘층의 상기 하층은 상기 하층의 저항을 낮게하도록 불순물이 도우프되어 있는 반도체 기억장치.
  35. 특허청구의 범위 제24항에 있어서, 상기 메모리셀과 주변회로의 상기 절연게이트형 전계효과 트랜지스터의 소스 또는 드레인영역은 적어도 다결정 실리콘층의 상기 하층과 자기정합적으로 상기 반도체 기판상에 마련되는 반도체 기억장치.
  36. 특허청구의 범위 제24항에 있어서, 상기 다결정 실리콘층의 상기 하층과 다결정 실리콘층의 상기 제1층 각각은 반도체 기판상에 형성된 다결정 실리콘층의 다른 층으로 형성되는 반도체 기억장치.
  37. 특허청구의 범위 제24항에 있어서, 상기 다층구조 도체층의 제2층의 위에는 상기 제2층의 열산화에 의해 SiO2막이 형성되고, 상기 열산화는 상기 실리콘을 함유한 고융점금속층으로부터의 실리콘을 응결시켜서 상기 상층의 비저항을 낮게 하기 위해 실행되는 반도체 기억장치.
  38. 특허청구의 범위 제24항에 있어서, 또 상기 제1층의 다결정 실리콘층을 덮고, 상기 제2층의 다층구조 도체층으로 되는 배선층을 포함하는 반도체 기억장치.
  39. 커패시터와 절연게이트형 전계효과 트랜지스터로 되어 행 및 열방향으로 배치된 다수의 메모리셀과 병렬로 연장되어 각 행방향으로 배치된 메모리셀의 절연게이트형 전계효과 트랜지스터의 소스 또는 드레인 영역에 전기적으로 접속된 다수의 데이타선을 갖는 메모리어레이와 절연게이트형 전계효과 트랜지스터로 구성되고, 서로 인접하는 2개의 데이타선의 동일측의 끝부분이 접속되어 상기 데이타선의 신호 레벨의 차를 검출하는 센스앰프를 갖는 주변회로를 단일 반도체 기판상에 형성한 반도체 기억장치에 있어서, 각각의 상기 커패시터의 한쪽 전극은 상기 반도체기판상에 형성된 제1층의 단층의 다결정 실리콘층으로 되고, 상기 메모리셀과 상기 센스앰프의 절연게이트형 전계효과 트랜지스터의 각각의 게이트전극은 상기 반도체 기판상에 형성된 게이트 절연막상의 하층의 다결정 실리콘층과 상층의 실리콘을 함유한 고융점금속층을 갖는 제2층의 다층구조 도체층으로 되는 반도체 기억장치.
  40. 특허청구의 범위 제39항에 있어서, 상기 제2층의 다층구조 도체층의 상기 고융점금속층의 실리콘 함유량은 적어도 40중량%인 반도체 기억장치.
  41. 특허청구의 범위 제39항에 있어서, 상기 상층의 고융점금속은 몰리브덴인 반도체 기억장치.
  42. 특허청구의 범위 제39항에 있어서, 상기 상층의 고융점금속은 텅스텐인 반도체 기억장치.
  43. 특허청구의 범위 제39항에 있어서, 상기 상층의 고융점금속은 탄탈륨인 반도체 기억장치.
  44. 특허청구의 범위 제39항에 있어서, 상기 상층의 고융점금속은 티타늄인 반도체 기억장치.
  45. 특허청구의 범위 제39항에 있어서, 상기 제2층은 그 표면에 형성된 열산화층을 갖는 반도체 기억장치.
  46. 특허청구의 범위 제39항에 있어서, 상기 메모리어레이의 각 열방향으로 배치된 각각의 절연게이트형 전계효과 트랜지스터의 상기 제2층은 공통으로 일체로 형성되고, 상기 메모리어레이의 워드선으로 되어 있는 반도체 기억장치.
  47. 특허청구의 범위 제39항에 았어서, 상기 메모리셀과 주변회로의 양쪽의 절연게이트형 전계효과 트랜지스터의 게이트전극은 제2층의 다층구조 도체층으로 되고, 동시에 상기 반도체 기판상의 메모리셀용 영역과 주변회로용 영역상에 형성되고, 이것에 의해 메모리셀과 주변회로의 상기 게이트전극이 동시에 형성되므로 절연게이트형 전계효과 트랜지스터의 전기적 특성이 용이하게 균일하게 되어 있는 반도체 기억장치.
  48. 특허청구의 범위 제39항에 있어서, 상기 커패시터의 유전체는 질화 실리콘으로 되는 반도체 기억장치.
  49. 특허청구의 범위 제1항에 있어서, 상기 제1층의 단층의 다결정 실리콘층은 상기 다수의 메모리셀의 커패시터의 공통전극인 반도체 기억장치.
  50. 특허청구의 범위 제9항에 있어서, 상기 제1층의 단층의 다결정 실리콘층은 상기 다수의 메모리셀의 커패시터의 공통전극인 반도체 기억장치.
  51. 특허청구의 범위 제24항에 있어서, 상기 제1층의 단층의 다결정 실리콘층은 상기 다수의 메모리셀의 커패시터의 공통전극인 반도체 기억장치.
  52. 특허청구의 범위 제39항에 있어서, 상기 제1층의 단층의 다결정 실리콘층은 상기 다수의 메모리셀의 커패시터의 공통전극인 반도체 기억장치.
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