DE2751481A1 - Binaer-speicherzelle in einem speicher in form einer integrierten schaltung sowie verfahren deren herstellung einer integrierten schaltung - Google Patents

Binaer-speicherzelle in einem speicher in form einer integrierten schaltung sowie verfahren deren herstellung einer integrierten schaltung

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Description

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Beschreibuncj
Die Erfinduny bezieht sich auf einen Randomspeicher, der auf einem monolithischen Halbleiterchip nach dem IGFET-Verfahren hergestellt ist und insbesondere auf eine Impedanz zur Leitung von extrem kleinen Strömen von einem Senken-Versorgungsspannungsknoten durch den Kanal eines Feldeffekttransistors mit isoliertem Gate in eine Speicherzelle.
Ein digitaler Speicher muß eine diskrete Speicherzelle aufweisen, die mittels eines externen Signales für jedes Bit eines zu speichernden Computerwortes in einen von zwei unterschiedlichen Zuständen versetzt werden kann. Diese Zelle muß in diesem eingestellten Zustand unendlich lange oder solange verbleiben, bis durch ein anderes externes Signal eine Änderung in den anderen Zustand erfolgt. Die beiden unterschiedlichen Zustände einer Speicherzelle können normal auftretende Zustände sein, die zur Aufrechterhaltung keine externe Energiequelle benötigen. Hs ist außerdem möglich, Speicherelemente des "flüchtigen" Typs zu benutzen, die eine externe Erregung benötigen, um den gespeicherten Zustand aufrecht zu erhalten. Ein bekanntes Beispiel für derartige Speicherelemente ist eine bistabile Schaltung, die Halbleiteranordnungen verwendet. Diese Anordnungen erfordern die kontinuierlich!? bzw. dauernde Zufuhr von Energie, um ein«; Zerstörung oder einen vol Lstünd Lgc;n Verlust der gespeicherten Information zu vermeiden.
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- I υ —
Im Bereich der hochintccjrierton Schaltungen (LSI) worden große Anordnungen derartiger Speicherelemente auf einem einzelnen Siliziujuchip erzeugt. Diese Speicherzellen, bei denen üblicherweise MOS-Verfahren angewendet werden, bestehen aus Vielkomponentenschaltungcn in konventionellem bistabilem Aufbau. Speicher dieser Art sind zwangsweise "flüchtig", da die bistabilen HaIbleiterelemente eine konstante Speisespannungsquolle benötigen, um die gespoicherte Information zu erhalten. In einigen Anwendungsfällen ist es wesentlich, daß die Daten infolge Unterbrechung der Speisespannung nicht unwiederbringlich verlorengehen. In diesen Anwendungsfällen wird eine Notspannungsversorgung in Form von Batterien vorgesehen, die in Wirkverbindung mit den Speisespannungsknoten des Speichersystems stehen, um bei unbeabsichtigter Unterbrechung der Haupt-Gleichspannung eine Spannung zu liefern und den Speicher im Betrieb im Wartezustand zu versorgen.
Ein wesentlicher Vorteil der vorstehend beschriebenen Halbleiterspeicher besteht in ihrer hohen Packungsdichte und ihrem geringen Leistungsbedarf. In diesem Bereich wurden MOS-Transistoren mit isoliertem Gate besonders ausgenutzt, da sie einen geringen Substratbercich benötigen, wodurch die Packungsdichte erhöht wird, und da sie mit geringen Kncrgieniveaus arbeiten. Kinc bekannte Speicherzellenanordnung, die MOS-Feldeffekttransistoren mit isolierten Gates verwendet, ist die quer gekop-
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pelte Inverterstufe gemäß US-PS 3 967 252. In dieser Schaltung sind die Gates eines Paares von MOSFET-Transistorcn zu einem positiven (true) Datenknoten und einem komplementären Datenknoten quer gekoppelt. Die in der Zelle gespeicherte Information wird durch Impedanzen aufrechterhalten, die mit den Datenknoten verbunden sind, um das Potential an dem Gate der Transistoren auf einem vorbestimmten Wert zu halten, der dem Logikinhalt der Zelle entspricht. Jeder Inverter der Zelle besteht aus einem Treibertransistor und einer Lastimpedanz. In der in der US-Patentschrift gezeigten Schaltung besteht die Lastimpedanz aus einm MOSFET-Transistor. In älteren Schaltungen ist die Lastimpedanz aus diffundierten Widerständen
2 aufgebaut, die typischerweise einen Widerstand von iOi\/ Mil
(=(25,4.um)2) bis 20Cl/ Mil2 bildeten. Der Einsatz von MOSFET-Transistoren wurde jedoch bevorzugt, da sie 20 000 0_/ Mil liefern, was zu einem praktischen Widerstandswert in der Größenordnung von 1OO 0OOR bis 2OO 0OO O. führt.
Durch den Verbrauch eines kleineren Oberflächenbereiches als bei einem konventionellen, diffundierten Widerstand ermöglicht die MOS-Technologie den Aufbau komplizierterer Schaltungen auf einem einzelnen monolithischen Chip, als dies sonst möglich wäre. Bei Lastanordnungen mit geringer Stromaufnahme benötigt der MOSFET-Transistor des Verarmungstyps, dessen Gate mit seiner Quelle verbunden ist, einen geringeren Substratbereich. Bei Anwendungen für geringe Stromaufnahme erfordert jedoch
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ein derartiger Transistor mehrere Mil -Substratbereiche, wenn die Belastung im Bereich von ,uA liegt.
Bei den statischen Zellen des Random-Speichers gemäß US-PS 3 967 252 sind zwei quer gekoppelte inverter und zwei Übertragungstransistoren vorhanden, d.h. zwei Lasten und vier Transistoren. Bei einem statischen 1 K Random-Speicher nehmen die 1024 Speicherzellen etwa 40 % des gesamten Chip-Bereiches ein, während die 4096 Speicherzellen eines 4 K Random-Speichers einen geringfügig größeren Prozentbereich des Chips benötigen. Um den Chipbereich so klein wie möglich und den Leistungsverbrauch so niedrig wie möglich zu halten, sollten die beiden Lastanordnungen in der statischen Zelle jedes Inverters einen verhältnismäßig kleinen Bereich einnehmen und einen extrem niedrigen Strom liefern. Ein Nachteil für die Lastanordnung bei Verwendung eines Transistors des Verarmungstyps besteht in dem Körpereffekt infolge der sich im allgemeinen bei Verringerung der Größe des aktiven Bereiches erhöhenden Gate-Sperrspannung. Ein weiterer Nachteil beim Einsatz einer MOS-Anordnung als Lastwiderstand ist in der zwangsweisen Begrenzung der sich ergebenden Widerstandes infolge des Körpereffektes in Zusammenhang mit der Quelle-Substrat-Sperrspannung zu sehen. Obwohl diese Anordnung praktische Widerstände in der Größenordnung von 100 000A bis 200 000i} liefert, ist es für einige Anwendungsfälle mit extrem niedrigem Leistungsverbrauch er-
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wünscht, Lastanordnungen zu haben, die einen Widerstand im Bereich von 1 Ma bis 1OO ΗΛ liefern.
Es ist Aufgabe der Erfindung, eine Lastimpedanz für extrem kleine Ströme zu schaffen, die einen Widerstand bildet, der den von üblichen MOS-Lastanordnung gelieferten Widerstand erheblich übersteigt, die einen verhältnismäßig kleinen Oberflächenbereich des Substrates einnimmt und die nicht durch Sperrspannungszustände nachteilig beeinflußt wird.
Gemäß einem Ausführungsbeispiel der Erfindung wird diese zusammen mit einer binären Speicherzelle benutzt, die einen positiven (true) und einen komplementären Daten-Eingangs-Ausgangs-Knoten aufweist, die entsprechend jedem binären Logikzustand einen Gleichstrom-Impedanzpfad bilden. Die Speicherzelle weist außerdem einen ersten und einen zweiten Feldeffekttransistor mit isoliertem Gate auf, die jeweils einen Kanal haben, der die Datenknoten mit einem Quellen-Speisespannungsknoten verbinden. Die Gates der Transistoren sind zu den Datenknoten quer gekoppelt. Die Datenknoten werden mittels einer ersten und einer zweiten Impedanz, die jeweils den ersten und den zweiten Datenknoten elektrisch mit einem Senken-Speisespannungsknoten verbinden, auf ein Bezugspotential gebracht, das dem jeweiligen binären Logikzustand entspricht. Jode der Impedanzen ist eine HaLbleiteranordnung
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mit einem Selbstleitenden-Störstellenleitenden-Überyany (intrinsic-extrinsic junction) aus im wesentlichen reinem, selbstleitendem (intrinsic) Halbleitermaterial und in diesem Material eindiffundierten, störstellenleitenden (extrinsic) Verunreinigungen. Das selbstleitende Halbleitermaterial ist von dem gleichen elcmenarten Halbleitertyp wie das Substrat, doch ist die Größe seiner Leitfähigkeit wesentlich geringer als die Leitfähigkeit des störstellenleitenden Halbleitermaterials. Das störstellenleitende Halbleitermaterial kann entweder vom n- oder vom p-'i'yp sein.
Typische V -Werte, beispielsweise eine Gleichspannung von 5 V, führen zu einem gesamten Ableit- oder Leckstrom jedes der quer gekoppelten Transistoren im Bereich von ρΛ, während der von der aus dem Selbstleitenden-Störstellenleitenden-Übergang gebildeten Impedanz geleitete Strom im Bereich von ηΛ liegt. Somit kann die Lastimpedanz ausreichend Strom zum Ausgleich des Ableit- oder Leckstroms in den p-n-Übergängen der Speicherzellen-Transistoren liefern und dadurch die Gate-Vorspannung aufrecht erhalten sowie den Logikzustand der Zelle bewahren. Der Temperaturkoeffizient der Iinpedanzanordnung zeichnet sich durch die gleiche Polarität wie die Speicherzellen-Übergänge aus, so daß der Ausgang der Lastimpedanz thermische Schwankungen im Leck- oder Ableitstrom der Spcicherzellentransistoren feststellt. Somit kann der von der Speicherzelle verbrauchte
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Strom in einem gegebenen Temperaturbereich auf einen minimalen Wert ausgelegt werden. Es sei darauf hingewiesen, daß der minimale Strom bei einem üblichen, hochohmigen Diffusionswiderstand nicht im gleichen Temperaturbereich festgelegt werden kann, da der Leck- oder Ableitstrom an der Senke des Speicherzellentransistors mit der Temperatur zunimmt, während der Strom durch den üblichen üiffusionswiderstand abnimmt.
Gemäß der Erfindung kann die Lastimpedanz für extrem geringe Stromaufnahme so hergestellt werden, daß eine Schicht aus im wesentlichen selbstleitendem Halbleitermaterial auf die Oberfläche einer isolierschicht aufgebracht wird, um eine leitende Verbindung zwischen einem diffundierten Senkenknoten eines Transistors mit isoliertem Gate und einem Senken-Speisespannungsknoten herzustellen. An einer ausgewählten Stelle zwischen dem diffundierten Senkenknoten und dem Speisespannungsknoten wird durch Eindiffundieren von Verunreinigungen durch eine Maske, die auf der ausgewählten Oberflächenstelle der selbstleitenden Verbindungsschicht gebildet wird, ein Selbstleitender-Störstellenleitender-Übergang gebildet, wobei das Eindiffundieren von Verunreinigungen solange fortgesetzt wird, bis das in dem von der Maske freigelassenen Bereich befindliche, selbstleitende Material in ein Material mit Störstellenleitung umgewandelt ist.
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In einem bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird jede Impedanz während eines Isoplanarprozesses als integraler Bestandteil eines polykristallinen Siliziumstreifens hergestellt, der den Senken-Speisespannungsknoten mit einem der Datenknoten verbindet. Ein Teil des polykristallinen Siliziumstreifens erstreckt sich von dem gewählten Datenknoten, um das Gate zu bilden, zu dem der Datenknoten quer gekoppeLt ist.
Bei Anlegen einer Sperrspannung bildet die aus dem Selbstleitenden-Stürstellenleitenden-Übergang aus Silizium bestehende Gleichstromimpedanz einen Widerstand von etwa 1000 M-O. Diese Impedanz kann dadurch verringert werden, daß eine verhältnismäßig kleine Dosis an Verunreinigungen durch den selbstleitenden Halbleiterbereich diffundiert wird, bis der Bereich in einen geringfügig dotierten, störstellenleitenden Bereich umgewandelt ist. Gemäß diesem Verfahren wird der Selbstleitende-Störstellenleitende-Übergang in einen Störstellenleitenden-Störstellenleitenden-Übergang umgewandelt, der sich dadurch auszeichnet, daß ein übergang zwischen einem Bereich mit hoher Verunreinigungskonzentration und einem Bereich mit verhältnismäßig geringer Verunreinigungskonzentration gebildet ist, wobei die Verunreingiungskonzentrationen vom gleichen oder vom entgegengesetzten Leitfähigkeitstyp sein können.
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Die Erfindung wird im folgenden anhand der Ausführungsbeispiele zeigenden Figuren näher erläutert.
Figur 1 zeigt in einem Blockschaltbild einen Teil eines Randomspeichers mit einer Speicherzelle gemäß der Erfindung.
Figur 2 zeigt die elektrische Schaltungsanordnung der Speicherzelle gemäß Figur
Figur 3 zeigt eine Substratanordnung der Schaltung gemäß Figur
Figur 4 zeigt einen Schnitt entlang der Linie IV-IV aus Figur
Figur 5 zeigt einen Schnitt durch ein bevorzugtes Ausführungsbeispiel einer Gate-Verbindung mit einer erfindungsgemäßen Lastimpedanz
Figur 6 zeigt einen Schnitt durch einen Gate-Verbindungsbereich mit einem anderen Ausführungsbeispiel einer erfindungsgemäßen Lastimpedanz.
Figuren 7Λ, 7B, 8Λ, 813, 9Λ, 9B, 1ΟΛ und 1OB
zeigen Schnitte durch weitere Ausführungsbcispiele erfindungsyemäßer Lastimpedanzen.
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Nachfolgend wird die Erfindung in Zusammenhang mit einem Kandomspeicher beschrieben, der auf einem einzelnen monolithischen Ilalbleiterchip und unter Anwendung der IGFET-Technoloqie hergestellt wurde. Der beschriebene Aufbau kann auf einem einzelnen Ilalbleiterchip hergestellt werden und ist insbesondere für eine derartige Herstellung bestimmt.
In den Figuren 1 und 2 ist ein Teil eines erfindungsgemäß ausgestalteten Randonispeichers gezeigt, und der in Figur 1 dargestellte Teil weist eine Anzahl statischer Speicherzellen 10 auf, die Teil einer in üblicher Weise in Reihen und Spalten angeordneten Zellenanordnurnj sind. Die Speicherzellen 10 befinden sich in der gleichen Spalte und sind somit mit komplementären Datenleitungen D, D verbunden. Da sich die Speicherzellen 10 in unterschiedlichen Reihen befinden, werden sie jeweils von getrennten Reihenleitungen RA1 und RA7 adressiert und freigegeben. Die Reihenadressleitung RA1 aktiviert alle Speicherzellen in einer Reihe, während die Adressleitung RA alle Speicherzellen einer zweiten Reihe aktiviert.
IJin Leseverstärker und I'egelumsef zer 12 ist mit den Spaltenlei tuiHjen D und D verbunden, und dieser Leseverstärker 12 kann von üblicher Mauart sein, beispielsweise ein Lese-
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verstärker, wie er in der US-PS 3 967 252 beschrieben ist. Die Schreibsteuerschaltuncjen 14 und 16 sind jeweils inLt den Spaltenleitungen D und D verbunden, um diese in üblicher Weise während eines Einschreibzyklus zu speisen. Nicht dargestellte Spaltenaktivieranordnunqen können vorqesehen sein, um verschiedene Paare von Spaltenleitunqen mit einem einzelnen Leseverstärker zu verbinden, oder für jedes ['aar von Spaltenleitunqen kann ein gesonderter Leseverstärker vorhanden sein.
Die elektrische Schaltungsanordnung der Speicherzelle 10 ist schematisch in Figur 2 dargestellt. Die Üinär-Speicherzelle 1O v/eist erste und zweite komplementäre Datcneingangs-Datenausgangs-Knoten 1 und 2 auf, die entsprechend jedem der binären Logikzustände einen GLeichstrom-Impedanzpfad und einen Impedanzpfad für einen verhältnismäßig großen Gleichstrom bilden. Die ersten und zweiten Datenknoten 1, 2 sind jeweils über erste und zweite Impedanzen R. und R? mit einem Senkenknoten V verbunden. Außerdem weist die Speicherzelle 10 ein Paar quergekoppelter Feldeffekttransistoren Q. und Q~ mit isolierten Gates auf. Die Datenknoten 1, 2 sind jeweils durch die Gates der Transistoren Q1 und Q- quergekoppelt und mittels Freigabetransistoren Q~ und Q. mit den Spaltenleitungen D und D verbunden. Die Gates der Freigabetransistoren Q3 und Q4 liegen an der entsprechenden Reihenadressleitung RA.. Die Kanäle zwischen den Senkenanschlüssen und den Quellenanschlüssen der Transistoren Q1 und
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OWGWAL INSPECTED
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Q^ verbinden im leitenden Zustand jeden der Datenknoten 1, 2 elektrisch mit dem Spannungsversorgungsknoten V .
Zum Verständnis der Schaltungsanordnung gemäß Figur 2 sei angenommen, daß sich die Reihenadressleitung RA1 im niedrigen, d.h. im Zustand der logischen "0" befindet, so daß die Freigabetransistoren ο und ο der Speicherzelle 10, die mit der Reihenadreßleitung RA1 verbunden sind, abgeschaltet sind. Dadurch kommen die Spaltenleitungen D und D auf einen Spannungspegel von V abzüglich einer Schwelle in dieser Anordnung, da keine Stroiupfade zum Speisespannungsknoten V vorhanden sind. In einer typischen Schaltungsanordnung kann V 5 V und die Schwelle etwa 2,5 V betragen, so daß dann die Spaltenleitungen D und D auf etwa 2,5 V liegen. In anderen Anordnungen können die Spaltenleitungen D und D auf Spannungspegel kommen, die so hoch sind wie V oder so niedrig wie oder geringfügig über einem Schwellenwert über V . In diesem Zustand fließt kein Strom durch die Spaltenleitungen D und D, da jede sich beim Fehlen eines Strompfades durch eine freigegebene Zelle im "Leerlauf" befindet, infolgedessen liegen die Datenausgangsknoten 1, 2 jeweils auf einer Spannung, die im wesentlichen gleich V oder V von den Knoten 1, 2 auf V ist.
DD ου bo
Nimmt man an, daß in der Speicherzelle eine logische "O" gespeichert worden ist, so daß der Transistor Q1 sich im leiten-
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den Zustand befindet und der Datenknoten 1 im wesentlichen auf νςς lieyt, während der Transistor Q~ sich im gesperrten Zustand befindet und der Datenknoten 2 auf im wesentlichen VDD liegt, so wird bei dem Auftreten eines hohen Wertes, d.h. einer Vorspannung entsprechend einer logischen "1" auf der Reihenadreßleitung RA1 die Speicherzelle 10 freigegeben, wenn die Transistoren O3, Q. in den leitenden Zustand kommen. Dies ergibt einen Strompfad über die Spaltenleitung D und die Transistoren Q-, und Q1 nach V . Der Transistor Q„ wird gesperrt, so daß kein Strompfad von der Spaltenleitung D nach Erde gebildet wird. Als Folge davon bleibt der Datenknoten 2 im wesentlichen auf νβ. bzw. 5 V. Wenn andererseits in der Speicherzelle eine logische "1" gespeichert ist, wird der Transistor Q1 gesperrt und der Transistor Q2 kommt in den leitenden Zustand. Der durch die Transistoren Q2 und Q4 fließende Strom bewirkt ein Absinken des Spannungspegels auf der Leitung D von etwa 5 V auf einen niedrigeren Wert, während die Spannung auf der Spaltenleitung D und am Datenknoten 1 auf dem vorgeladenen Wert von 5 V gehalten wird.
Es sei darauf hingewiesen, daß die Datennusgangsknot.cn 1, in Abhängigkeit vom Logik-Inhalt der Speicherzelle /wischen VU(J und V<.<. schwanken. Diese Spannungswerte müssen aufrechterhalten bleiben, um den Logik-Inhalt der Speicherzelle 1O
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zu bewahren. In der Speicherzelle 1() v/erden diese tenLialc an den DaLenknoLen 1, 2 durch Last impedanzen R1 und R^ aufrecht erhalten, die die Datenknoten mit dem Scnkenspannunqsknoten V verbinden.
In den l'iyurcn J und 4 ist eine Substratanordnuny der Speicherze L Ie 10 dargestellt. K rf indunqsqemäß hat jede der Lastinipedanzen R. und R einen Körper 2ü aus im wesentlichen reinem, selbstleitendem Halbleitermaterial, das einen ersten Leitunqspfad 22 bildet, und in einem Bereich des selbstleitenden Körpers 20 eine Diffusion von störstellenleitenden Verunreiniqunyen, durch welche ein zweiter Leitunqspfad 24 qebildet ist. L'in Selbstlei tender-Störstellenle i tender-Übenjancj 28 wird durch die Grenzschicht von Störstellenleitendem Diffusionspfad 24 und undotiertem, selbstleitendem Pfad 22 qebildet. Der selbstleitende l'fad 22 und der störstellenleitende Pfad 24 bilden einen Reihenpfad von dem Senkenknoten V zum entsprechenden Datenknoten 1, 2. Im Zusammenhanq mit der vorliegenden iJrfindunq wird unter "selbstleitendem llalbleitermaterial" elementares Halbleitermaterial verstanden, das undotiert ist und in das keine Verunreiniqunqen eindiffundiert oder eimjelaqert sind.
Die Speicherzelle K) ist auf einem Substrat K) aus störstellenleitendem Halbleitermaterial einer ersten Leitfähigkeit,
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beispielsweise auf inonokristallinem P-Silizium gebildet. Jeder der Feldeffekttransistoren Q1 bis Q. hat einen nicht dargestellten Quellenbereich und einen nicht dargestellten Senkenbereich aus Materialien entgegengesetzten Leitfähigkeitstyp, beispielsweise η-leitendem Material, die sich in üblicher Weise im wesentlichen parallel zueinander in einem aktiven Bereich 36 des Substrats 30 erstrecken. Auf die Oberfläche des Substrats 30 ist eine Isolierschicht 38 aufgebracht und in dem Gate-Bereich 40, der direkt über dem aktiven Bereich 36 liegt, verhältnismäßig dünn ausgebildet. Der Leitungspfad 24 dient als Gate-Verbindungsbereich für den über dem aktiven Bereich gebildeten Transistor.
Das die Leitungsschicht 20 bildende Halbleitermaterial ist von gleichem Klementar-Halbleitertyp wie das Substrat 30 und besteht vorzugsweise aus einer durchgehenden Schicht polykristallinem Siliziums. Die in die Schicht 20 eindiffundierten Verunreinigungen können entweder vom η-Typ oder vom p-Typ sein. In einem bevorzugten Ausführungsbeisuiel sind die in die Schicht 20 eindiffundierten Verunreinigungen von entgegengesetztem I.eitf ähigkeitstyp, bezogen auf den Leitfähigkeitstyp des Substrats 30, d.h. bei einem p-Substrat sind in die Schicht 2O η-Verunreinigungen eindiffjndiert, so daß der Gate-Verbindungsbereich 24, die Quellen- und Senkenbereiche und die Impedanzen R1, R2 alle während eines einzigen Diffusionsschrittes eines Planarprozesses gebildet werden können.
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Wie Figuren 5 und 6 zeigen, kann der Senkenknoten V aus einer metallisierten Ablagerung 42 bestehen, die direkt auf einen diffundierten Gate-Verbindungsbereich 43 (Figur 5) aufgebracht (bonded) ist, oder Ln einigen Fällen kann die metallisierte Ablagerung 42 direkt auf den im wesentlichen reinen, selbstleitendon Bereich 22 (Figur 6) aufgebracht (bonded) werden. In jedem dieser Fälle ist der Substratoberflächenbereich, der für die Lastimpedanz R~ benutzt wird, extrem klein, wobei die Breite des Gate-Verbindungsbereiches 24 typischerweise 5 Mikron und die Länge des selbstleitenden, undotierten Leitungspfades 22 typischerweise 8 Mikron beträgt. Ein mit diesen Abmessungen ausgebildeter Selbstleitender-Störstellenleitonder-Übergang kann für einen Gleichstrom eine Impedanz von bis zu 1000 M ./L darstellen. Die Impedanz kann dadurch verringert werden, daß eine verhältnismäßig kleine Dosis 47 von Verunreinigungen durch den selbstleitenden Leitungspfad 22 diffundiert wird, bis dieser Bereich in einen sehr geringfügig dotierten, störstellenleitenden Leitungsbereich umgewandelt ist. Beispiele für gemischte Storste11enleitende-Storstellenleitende-Übergänge, die durch eine hohe Konzentration an Verunreinigungen in übergangsbildender Beziehung mit verhältnismäßig geringen Verunreinigungskonzentrationen gebildet wird, wobei beide Verunreinigungskonzentrationen von gleichem oder entgegengesetztem Leitfähigkeitstyp sind, sind in den Figuren 7A, 7B, 8A, 8B, 9A, 9B, 10Λ und TOB dargestellt.
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Das in den Figuren 3 und 4 gezeigte Substrat 3O ist. das Ausganysmaterial für das erfindungsgemäße Vorfahren. Das Halbleitersubstrat 30 besteht typischerweise aus Silizium und kann entweder n- oder p-leitend sein. Es kann jedoch irgendein übliches Halbleitersubstrat 30 verwendet werden, wie es bei der Herstellung von Feldeffekt-Halbleiteranordnumjcn mit isoliertem bzw. getrenntem Gate benutzt wird. Die Kristallorientierung und die Dotierungsstärken sind üblich und allgemein bekannt.
Nachfolgend wird ein Verfahren beschrieben, bei dom ein Substratchip aus monokristallinem Silizium benutzt wird, der mit p-Verunreinigungen dotiert ist und in den zur Bildung eines n-Kanaltransistors mit isoliertem Gate in einem Isoplanarprozeß Verunreinigungen entgegengesetzter Leitfähigkeit eindiffundiert werden. Das Halbleitersubstrat 30 wird in einen üblichen Oxydationsofen eingebracht, und die Oxidschicht 38 wird thermisch auf der Oberfläche des Substrats 30 bis zu einer typischen Dicke von 600 Λ erzeugt. Danach wird auf die Oxidschicht in einer Stärke von etwa GOO X eine Schicht aus Nitrid aufgebracht, und über den kombinierten Nitrid- und Oxidschichten v/ird eine Fotorasistmaske gebildet, deren Muster unter Verwendung üblicher fotolithographischer Verfahren hergestellt v/ird, um eine Masko zu erhalten, die den aktiven Uereich 30 und die umgebenden Feldbereiche be-
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OWGlNAU
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stimmt. Die Ni Lridscliicht wird von den Feldbereichen entfernt, und in diese werden lonenverunroinigungcn des qleichen Lcitfahiykeitstyps eingebracht, wie das Dotierunysmatcrial des Substrats. Die Jonen können aus Borverbindungen erhalten werden, etwa DF, für p-Substrate oder aus Phosphorverbindungen, etwa I'll zur Erzeuyunq von n-Substraten. Kinrichtunyen für derartiqe loneneinlayerunyen sind üblich, und ihr Einsatz zu diesem Zweck ist allyemein bekannt. Der ioneneinlayerunysschritt erfolyt in den den aktiven Bereich 36 umyebenden Feldbereichen zur Verringerung des Übersprechens zwischen benachbarten Transistoren im gleichen Substrat.
Danach wird die Fotoresistmaske vom aktiven Bereich entfernt und über dem Feldbereich eine Schicht thermischen Oxids mit einer Dicke von etwa 80OO Λ erzeugt. Daraufhin werden die Nitrid- und Oxidschichten vom aktiven Bereich entfernt und über dem aktiven Bereich 36 eine Schicht 40 aus Gate-Oxid mit einer Dicke von etwa 900 Λ yebildet.
Nunmehr wird eine Schicht 20 undotierten, polykristallinen Si liz ium- Hai blei ternia tor ials über das Gate-Oxid yebracht. Diese Schicht 2O kann nach irgendeinem bekannten Verfahren hergestellt werden, etwa durch Zersetzung von Sill, (.SiI.in) in einem I i|>i Lax i-Reaktor mit. kalter Wand oder in einem ofen in i L heiiJcr Wand. Die po 1 yk r i:;t α 1 1 i nc Silizium-
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schicht 20 hat typischerweise eine Dicke von 30OO X IjLs 6000 X.
Die undotierte polykristallino Siliziumschicht 20 wird
zur Formung eines Gate-Streifens 24 mit einer Maske versehen und nach dem Fotoresist-Verfahren behandelt. Kino diEfusionsundurchlässiqe Schicht aus Nitrid oder Oxid
wird über den undotierten Gate-Verbindungsbereich gebracht, der zur Biluncj einer Maske 44 über der Stelle 22 der Lastimpedanz mit niedricjer Stromaufnahme, beispielsweise R- oder R9, £otoresist-behandelt wird.
Die Schicht aus undotiertem polykristallinen! Silizium und der aktive bereich 36 werden dann der Diffusion von Verunreinigungen entgegengesetzten Leitfähigkeitstyps ausgesetzt, so daß durch Diffusion von Verunreinigungen in den Gate-Streifen 24 und in den aktiven Bereich 36 des
Substrats zu beiden Seiten des Gate-Streifens ein diffundiertes Gate 24 und diffundierte Quellen- und Senkenbereiche (nicht dargestellt) im aktiven Bereich 36 gebildet werden. Durch das Maskieren des Gates 24 wird bei der Diffusion von Verunreinigungen im aktiven Bereich unter dem Gate-Streifen ein diffusionsfreier Kanalbereich gebildet. Der Selbstleitende-Störstellenleitende-übergang 28 wird in der Schicht 2O an der Grenzschicht von unter der
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Maske 44 befindlichem undotiertem Halbleitermaterial 22 und dem Nachburbercich gebildet, in den Verunre iniqunqen eindiffundiert sind.
üanacli wird auf dem Chip-Dereich eine isolierende Oxidschicht mit einer Dicke von etwa 10 000 Λ hergestellt und zur Ausbildung der leitenden Verbindungen fotoresist-behandelt. An entsprechenden Stellen für leitende Verbindungen werden metallische Ablagerungen erzeugt.
Die Gate-Verbindung 20 kann elektrisch mit dem gemeinsamen Spannungsversorgungsknoten durch elektrische Verbindung des undotierten Bereichs 22 des Selbstleitenden-Störstellenleitenden-Überganges der Lastimpedanz direkt mit dem Speisespannungsknoten 42 verbunden werden. In einem anderen Ausführungsbeispiel der Lastimpedanzen R1, R_, bei dem die ersten und zweiten diffundierten, störstellenleitenden Bereiche 24, 43 durch Diffusion des Verbindungsbereichs an beiden Seiten eines inneren, undotierten Zwischenbereichs 22 gebildet werden, erfolgt die elektrische Verbindung des Gate-Verbindungsbereichs 20 mit dem gemeinsamen Speisespannungsknoten 42 durch direkte Verbindung des diffundierten, störstellenleitenden Bereichs 4 3 mit dem Speisespannunqsknoten 42 und durch Verbindung des diffundierten, störstellenleitenden Bereiches 24 mit dem Senkenknoten des Transistors.
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Das Eindiffundieren der Verunrciniqunqen kann nach einem üblichen Verfahren erfolgen, beispielsweise dadurch, daß man die Substratoberfläche bei einer Temperatur in der Größenordnung von 11000C einem Gas aussetzt, das die erforderlichen Verunreinigungen, beispielsweise Bor für p-Kanalanordnungen oder Phosphor für n-Kanalanordnungen, enthält.
Die Maske 44 kann aus Siliziumnitrid gebildet werden, das eine wirksame Maske gegen das Eindiffundieren von Verunreinigungen wie etwa Bor und Phosphor darstellt. Siliziumnitrid wird pyrolytische durch die Reaktion von Silan und Ammoniak mit einem Überschuß an Wasserstoff bei Temperaturen im Bereich von 4O0°C bis 1100°C über dem Verbindungsbereich 20 abgelagert. Nach dem Diffusionsschritt wird auf den Chip-Bereich eine Oxidschicht mit einer Dicke von 10 000 K aufgebracht, die zur Bildung einer Maske für den metallisierten Kontakt des V„D-Knotens 42 (Figuren 5 und G) fotoresislbehandelt wird.
Die Gate-Verbindunqsbereichc 24, 43 jedes der Transistoren Q1 und Q,. sind mit dem Senken-Spoisespannunqsknoten 42 verbunden (bonded), und der Datenknoten 1 ist über nicht dargestellte, leitende Verbindungen zur Bildung einer integrierten .Schaltung mit dem Senkenbereich des Trans ist ors Q1 verbunden. Der DaUmknoLen 1 wird durch Bildung <;in<.'r
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leitfähigen Verbindung zwischen dem Senkenbereich des Transistors ο und dem Gate-Verbindungsbereich 24 des Transistors Q2 hergestellt. Entsprechend erfolyt die Herstellung des Datenknotens 2 durch Bildung einer leitenden Verbindung zwischen dem Scnkenbereicli des Transistors Q und dem entsprechenden Gate-Verbindungsbereich des Transistors O .
Die von den Lastimpedanzen R1, R? mit sehr geringer Stromaufnahme gebildete Gleichstromimpedanz kann noch etwas dadurch verringert werden, daß man durch die undotierten Bereiche der Anordnung eine verhältnismäßig kleine Dosis störstellenleitender Verunreinigungen eindiffundiert, bis das Material in einen geringfügig dotierten, störstellenleitenden Bereich umgewandelt ist. Der Selbstleitende-Störstellenleitende-Übergang 28 wird in einen Störstellenleitenden-Stürstellenleitenden-übergang 48 umgewandelt, der sich durch eine hohe Konzentration an Verunreinigungen, die in Übergangsanordnung zu einer verhältnismäßig niedrigen Konzentration an Verunreinigungen liegt, auszeichnet, wobei beide Vorunrcinigungskonzentrationen den gleichen Leitfähigkeitstyp oder entgegengesetzten Leitfähigkeitstyp haben. Ks ist jedoch wichtig, daß sich die Stärken der Verunreinigungskonzentrationen erheblich voneinander unterscheiden, damit sehr hohe Gleichs troinimpedanzen erhalten werden.
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Die beschriebenen Uinlagerungsschritte können nacli üblichen Vorfahren ausgeführt werden, wie sie beispielsweise in der US-PS 3 898 105 beschrieben sind, auf die hiermit ausdrücklich Bezug genommen wird.
Im Üetriebsbereich von 5 V und 2,5 V an den Datenknoten und 2 entsprechend entweder einer logischen "1" oder einer logischen "0" und unter Berücksichtigung eines Entwurfsbelastungsfaktors von 40 mW im Wartezustand verbraucht bei einem 4 K Bit (4096 Bit) Speicher jedes Bit 0,01 mW. Bei 5 V müssen von dan Lastimpedanzen R1, R nicht mehr als 2 ,uA pro Lastimpedanz geliefert werden. Dadurch ergibt sich als untere Grenze des Impedanzbereiches der Lastimpedanzen R- und R~ ein Wert von 2,5 MvI. Die untere Grenze des Impedanzbereiches entsprechend des erwarteten maximalen Ableit- oder Leckverlustes der Transistoren Q1 und Q2 ergibt sich durch die Dision von 2,5 V durch 10 ηΛ (dies ist der für die Transistoren Q und Q2 erwartete maximale Ableit- oder Leckstrom) und beträgt 250 MQ . Durch sorgfältige Steuerung der Reinheit des undotierten Bereiches 22 sowie der störstellenleitenden η-Dotierung der Schicht 20 können die Widerstände der Lastimpedanzen R1 und R2 in Bereichen von 2,5 Μ-Ω bis 250 MU unter Berücksichtigung der maximal zulässigen Leistung und des bei erhöhten Betriebstemperaturen maximal zu erwartenden Ab-
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leit- oder Lockstromes gesteuert werden, um eine Speicherzelle zu schaffen, die in einem gegebenen Temperaturbereich einen minimalen Stromverbrauch hat.
Obwohl die Erfindung vorstehend von Ausführunysbeispielen
beschrieben wurde, ist es klar, daß sie nicht auf diese beschränkt ist, sondern daß weitere Abwandlungen und Änderungen möglich sind, die alle unter die Erfindung fallen.
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L e e r s e ι t e

Claims (1)

  1. "Binär-Speicherzelle in einem Speicher in Form einer integrierten Schaltung sowie Verfahren zur Herstellung einer integrierten Schaltung"
    Ansprüche
    Binär-Speicherzelle in einem Speicher in Form einer integrierten Schaltung mit einem Senken-Speisespannungsknoten und einem Quellen-Speisespannungsknoten, gekennzeichnet durch einen ersten und einen zweiten, einander komplementären Daten-Kingangs-Ausgamjs-Knoten, von denen jeder entsprechend dem binären Loyikzustand einen Gleichstromisnpedanzpfad und einen Impedanzpfad für einen höheren Gleichstro« bildet, durch einen ersten und einen zweiten Feldeffekttransistor mit isoliertem Gate, deren Kanäle den ersten und den zweiten
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    Datenknoten jeweils elektrisch mit dem Quellen-Versorgungsspannumjsknoten verbinden, wobei das Gate des ersten Transistors elektrisch mit dem zweiten Datenknoten und das Gate des zweiten Transistors elektrisch mit dem ersten Datenknoten gekoppelt ist, und durch eine erste und eine zweite Lastimpedanz, die den Quellen-Versorgungsspannungsknoten jeweils elektrisch, mit dem ersten und dem zweiten Datenknoten verbinden, wobei jede Lastimpedanz einen Körper aus im wesentlichen selbstleitenden Halbleitermaterial aufweist, der einen ersten Leitungspfad bildet und in den zur Bildung eines zweiten Leitungspfades in einem Bereich störstellenleitende Verunreinigungen eindiffundiert sind, so daß durch die Grenzschicht von störstellenleitendem Bereich und selbstleitendem Körper ein Selbstleitender-Störstellenleitender-Übergang gebildet ist und der erste und der zweite Leitungspfad eine Reihenverbindung vom Quellen-Versorgungsspannungsknoten zum entsprechenden Datenknoten bilden.
    2. Binär-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der aufgeladene Senken-Speisespannungsknoten ein positives elektrisches Potential, bezogen auf das Potential des Quellen-Speisespannungsknotens
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    aufweist, und daß die störstellenleitenden Verunreinigungen vom n-Leitfähigkeitstyp sind.
    3. Binär-Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß in den ersten Leitungspfad n-Verunreinigungen eindiffundiert sind und daß die Konzentration dieser Verunreinigungen im ersten Leitungspfad klein im Vergleich zur Konzentration der η-Verunreinigungen im zweiten Leitungspfad ist.
    4. Binär-Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß in den ersten Leitungspfad p-Verunreinigungen eindiffundiert sind und daß die Konzentration der p-Verunreinigungen klein im Vergleich zur Konzentration der η-Verunreinigungen im zweiten Leitungspfad ist.
    5. Binär-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der aufgeladene Senken-Speisespannungsknoten ein negatives elektrisches Potential, bezogen auf das Potential des Quellen-Speisespannungsknotens, aufweist, und daß die störstellcnleitenden Verunreinigungen vom p-Leitfähigkeitstyp sind.
    6. Binär-Speicherzelle nach Anspruch S, dadurch gekennzeichnet, daß in den ersten Leitungspfad jj-Verunrciniyungen eindiffundiert sind und daß die Konzentration dieser Ver-
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    tin re i niyunqen im ersten Lei tunyspfad klein im Vergleich zur Konzentration der p-Verunreiniyunyen im zweiten Leifunqspfad ist.
    7. Binär-Speichcrzelle nach Anspruch 5, dadurch yekennzeichnet, daß in (Jen ersten Leitunyspfad n-Verunrei niyungcn eindiffundiert sind und daß die· Konzentration der n-Verunreiniyunqcn klein im Vergleich zur Konzentration der p-Verunreiniyunqen im zweiten Leitunyspfad ist.
    8. Bina'r-Speicherzelle nach Anspruch 1, dadurch yekennzeichnet, daß jede Lastinipedanz in einem Bereich des selbstleitenden Körpers einen durcli zusätzlich Diffusion von stürstcllenleitenden Verunreiniyunqen qebildeten, dritten Leitunyspfad aufweist, wobei die beiden stürstellenleitenden Bereiclie von yleichem Leitf ahiykeits typ sind, daß durcli die Grenzschicht des zusätzlichen diffundierten Bereiches im selbstleitenden Körper ein zweiter Selbstlei tender-Störstellenleitender-überqany qebildet ist und daß die ersten, zweiten und dritten I,e i tunyspfade einen Keihenpiad für den Stromfluß vom Senken-Speisespannunysknoten zu dem entsprechenden Datenkiioten bilden.
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    9. Binär-Speicherzelle nach Anspruch 8, dadurch qekonnzeichiict, daß der erste und der dritte Leitunqspfad jeweils elektrisch mit dem Senkcn-Speiscspannunijsknotcn und jedem entsprechenden Datenknoten verbunden sind.
    10. Binär-Speicherzelle nach Anspruch B, dadurch «jokennzoichnet, daß der aufqeladene Senken-Speisespannunqsknoten ein positives elektrisches Potential, bezoqen auf das Potential des Quellen-Speisespannunqsknotens, aufweist, und daß die störstellen leitenden VerunrcinLyun.jon vom n-Leitfähi'jkeitstyp sind.
    11. Binär-SpeicherzelIe nach Anspruch 10, dadurch qekennzeichnet, daß in den ersten Leitunyspfad aus im wesentlichen seibstleitendem Material n-VcrunroinLqunyen eindiffundiert sind und daß die Konzentration dieser Verunrcinicjuncjen im ersten Leitunqsprad klein im Veryleiuh zur Konzentration der n-Verunreiniqumjen im zweiten und dritten Leitunyspfad ist.
    12. Binär-Speicherzelle nach Anspruch K), dadurch qekennzeichnet, daß in den ersten Leitunyspfad p-VerunreLniqunyon eindiffundiert sind und daß die Konzentration der p-Verunreiniyunyen klein im Veryleich zur Konzentration der n-Verunreiniyunyen im zweiten und dritten Leitunqspfad ist.
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    ] j. M Lnär-Speicher ze L Io nach Anspruch 8, dadurch qokennzeichnot, daß der aufgeladene .Senken-Speisospannungsknoton ein negatives eloktrisches l'obcntiaL, bezogen auf das Potential· des '.»uel len-Spciscspannunqsknutens, aufweist, und daß die s Lörs te i lenlei tendon Verunreinicjunyen im ersten und zweiten Leitungspfad vom p-Leitfä'hiykoitstyp s ind.
    14. Li inür-Speicherze L Le nach Anspruch 13, dadurch gekennzeichnet, daß in den ersten Leitungspfad p-Verunreinigungen eindiEfundiert sLud und daß die Konzentration dieser Verunreinigungen im ersten heitunqspfad klein im Vergleich zur Konzentration der p-Verunroinigunyen im zweiten und dritten Leitungspfad ist.
    15. Binär-Speicherzelle nach Anspruch 13, dadurch gekennzeichnet, daß in den ersten Leitungspfad n-Verunreinigungen eindiffundiert sind und daß die Konzentration der n-Verunroinigungen klein im Vergleich zur Konzentration der p-Verunreinigungen im zweiten und dritten Leitungspfad ist.
    16. Halbleiter impedanz, gekennzeichnet durch einen einen ersten IjcLtungspfad bildenden Körper aus im wesentlichen selbst Leitendem Halbleitermaterial und durch einen durch Diffusion von störstellenleitendon Verunreinigungen
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    eines ersten Leitfähigkeitstyps in einem craten Bereich des Körpers gebildeten zweiten Leitungspfad, wobei an der Grenzschicht des störstellenleitenden Bereichs im selbstleitenden Körper ein Selbstleitender-Störstellenleitender-Übergang gebildet ist, und wobei der erste und der zweite Leitungspfad eine Reihenverbindung für den Stromfluß durch den Selbstleitenden-Störungsstellenleitenden-Übergang bildet.
    17. Halbleiterimpedanz nach Anspruch 16, gekennzeichnet durch einen durch zusätzliche Diffusion von störstellenleitenden Verunreinigungen in einem zweiten Bereich des Körpers gebildeten dritten Leitungspfad, wobei an der Grenzschicht des zweiten Bereiches im selbstleitendcn Körper ein zweiter Selbstleitender-Störstellenleitcndor-überyany gebildet ist, und wobei der erste, der zweite und der dritte Leitungspfad eine Reihenverbindung für den Stromfluß durch den ersten und den zweiten Selbstleitenden-Störstellenleitendcn-Übergang bilden.
    18. Halbleiteranordnung, gekennzeichnet durch einen SelbsL-leitenden-Störstellenleitenden-iibergany aus im wesentlichen reinem, selbstleitendem Halbleitermaterial und in einen Bereich des selbstleitenden Halbleitermatarials eindiffundierten, störsteIlenleitenden Verunreinigungen.
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    iy. Impedanz in Form einer integrierLen Schaltung, die einen auf einem Substrat aus selbstloitendom Halbleitermaterial eines ersten hei tfähicjkoitstyps gebildeten Feldeffekttransistor mit isoliertem Gate aufweist, der im Substrat längliche Quellen- und Senkenbereiche aus störstellenleitendem Halbleitermaterial eines zweiten Leitfahigkeitstyps enthält, die sicli parallel zueinander erstrecken
    und im Substrat zwischen sich einen Kanalboreich bilden, sowie mit einem über dem Kanalbcreich liegenden, isolierten Gate, wobei die Impedanz zur Leitung von Strom von einem Speisespannungsknoten durch den zwischen dem Qucllenbereich und dem Senkenbereich liegenden Kanal in Abhängigkeit von einem an das isolierte Gate angelegten elektrischen Potential dient, gekennzeichnet durch einen Solbstleitenden-Stürstellenleitenden-Übergang aus einem im
    wesentlichen reinen, selbstlcitendcn Halbleitermaterial
    und in einen Bereich des selbst leitenden Halbleitermaterials eindiffundierten, störstellenleitendon Verunreinigungen eines ausgewählton Leitfähigkeitstyps, wobei die
    Leitfähigkeit des selbstleitenden llalblei tormateria Is
    wesentlich geringer als die Leitfähigkeit des störstollenleitenden Halbleitermaterials ist und das störstollenleitendc Halbleitermaterial entweder vom n- oder vom p-Leitfähigkoitstyp ist.
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    20. impedanz nach Anspruch 19, dadurch yekennzeichnot, daß der erro'jtf! Speisespannunysknoten eine positive Polarität hat, durch die in Abhäncjiykeit vom StromfLuß vom Speisespannungsknotcn durch den KanaL eine positive Potentialdifferenz zwischen dem SonkenpotentiaL und dem Uuellcnpotential yobildet ist, und daß das störstollenleitende Halbleitermaterial, das den QueLlen- und den Senken-Bereich aufweist, vom n-Leitfähiqkeitstyp Ist.
    21. Lmpedanz nach Anspruch 11J, dadurch yekennzoiehnot, daß der erreyte Speisespannunysknoten eine neyative Polarität hat, durch die in Abhänyiykeit vom Stroinfluß vom Speisespannunysknoten durch den Kanal eine neyative Potentialdifferenz zwischen dem Senkenpotential und dem Quellenpotential yebildet ist, und daß das störstellenleitende Halbleitermaterial, das den Quellen- und den Senken-Bereich aufweist, vom p-Leitfähiykeitstyp ist.
    22. Impedanz nach Anspruch 19, dadurch yckcnnzeichnet, daß das elementare Halbleitermaterial, das das Substrat und das selbstleitende Material des überyanyes bildet, polykristallines Silizium ist.
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    23. L'inc Binür-Speichorzelle aufweisender Speicher in inteqrierter Schaltung mit einem Senken-Speisespannungsknoten und einem Quellen-Speisespannungsknoten, gekennzeichnet durch einen ersten und einen zweiten, im Substrat gebildeten Feldeffekttransistor mit isoliertem Gate, die jeweils einen Quellen-, einen Senken- und einen Gate-Bereich aufweisen, wobei Quelle und Senke jedes Transistors die Form eines läncj liehen, im Substrat diffundierten Bereiches aufweisen und der Quellen- und der Senken-Bereich jedes Transistors im wesentlichen parallel zueinander verlaufen und zwischen sich einen durchgehenden Kanalbereich im Substrat biLden, durch eine Schicht aus isoliercem Material über dem Kanalbereich jedes Transistors, durch einen Gate-Bereich jedes Transistors in Form eines durchgehenden Halbleiter-Gatestreifens, der das isolierende Material über dem zugehörigen Kanalbercich überdeckt und der einen Gate-Verbindungsbereich aufweist, durch eine elektrische Verbindung des Quellen-Bereiches jedes Transistors mit dem Quellen-Speisespannungsknoten, durch eine Verbindung des Senken-Bereiches des ersten Transistors mit dem Gate-Bereich des zweiten Transistors, durch die ein erster Datenknoten gebildet wird, durch eine Verbindung des Senken-Bereiches des zweiten Transistors mit dem Gate-Bereich des ersten Transistors, durch die ein zweiter Datenknoten gebildet wird, und durch eine erste und
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    eine zweite Impedanz in den Gate-Verbindunysbereichen, die den Senken-Speisespannunysknoten mit dem entsprechenden Datenknoten verbinden und die jeweils einen Körper aus im wesentlichen selbstleitendem Halbleitermaterial, der einen ersten Leitunyspfad und einen durch Diffusion von störstellenleitenden Verunreinigunyen in einen Bereich im selbstleitendem Körper yebildeten zweiten Leitunyspfad aufweisen, so daß an der Grenzschicht von störstellenleitendem Bereich im selbstleitenden Körper ein ein Selbstleitender-Störstellenleitender überyany yebildet ist und der erste und zweite Leitunyspfad eine elektrische Reihenverbindung vom Senken-Speisespannunysknoten zum entsprechenden Datenknoten bildet.
    24. Speicher nach Anspruch 23, dadurch yekennzeichnet, daß das Halbleitersubstrat und der Halbleiter-Gate-Streifen jeweils aus polykristallinem Silizium bestehen.
    25. Verfahren zur Herstelluny einer inteyrierten Schaltuny mit einem Feldeffekttransistor mit isoliertem Gate und einer Lastimpedanz zur Stromleituny von einem Speisespannunysknoten durch den Kanal des Transistors, dadurch yekennzeichnet, daß auf einer Oberfläche eines Halbleitersubstrat-Chips eines ersten l.eitf ähiykeitslyps eine Schicht thermischen Oxids crzemjt und darauf eine Nitridschicht abyelaycrt wird, daß über den kombinierten Nitrid-
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    und Oxidschichten cine Maske gebildet und zur Festlegung eines aktiven Bereiches und eines Feldbereiches fotoresist-behandelt wird, daß die Nitridschicht aus dem Feldbereich entfernt und in den Feldbereich lonenvcrunrcinigunyen des ersten Leitfähigkeitstyps eingelagert werden, daß das Fotoresist vom aktiven Bereich entfernt und über dein Feldbereich eine Schicht thermischen Oxids erzeugt wird, daß die Nitrid- und Oxidschichten über dem aktiven Bereich entfernt und über diesen eine Schicht von Gate-Oxid erzeugt wird, daß eine Schicht undotierten Halbleitermaterials über dem Gate-Oxid abgelagert wird und die undotierte Halbleiterschicht zur Festlegung eines Gate-Streifens mit einem Gate-Verbindungsbereich maskiert und fotoresist-behandelt wird, daß über den Gate-Verbindungsbereich eine diffusionsunlassige Schicht gebracht und zur Festlegung der Lage einer Lastimpedanz mit besonders kleiner Stromaufnähme maskiert und fotorcsist-behandelt wird, und daß in die unmaskierten Bereiche der undotierten HaIb-] e i tersch i.cht und in den aktiven Bereich Verunreinigungen entgegengesetzten Lei tf ühigkeits tyjjs eind i Γ 1 uiuli ert werden, wodurch infolge Diffusion von Verunreinigungen in den Gate-Streifen und in den aktiven Bereich des Substrats zu beiden Seiten des Gate-Streifens ein eindiffundiertes Gelte und e ind i I 1 und ier ti' Quellen- und .Senkenberei ehe ge-Iu ldel werden, während im aktiven Bereich unter dem Gato-Ox i d und dem Gate-Streifen ein und i f f und i ert. er Kunalbereieh entsteht und im Ga te-Verb i ndungsbei'e i ch λ\\ duv Grenz-
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    schicht des undotierton Ilalbleitoriuater ials unter der Maske mit den benachbarten Verunreinigungsdiffus Ionon ein Selbstlei tcnder-Störs te Ilen Ie i tender- übergang gobildet wird.
    2G. Verfahren nach Anspruch 25, dadurch qckcnnzciclmot, daß auf den Chip-Bereich eine isolierende Oxidschicht abgelayert, diese zur Festlegung der leitenden Verbindungen maskiert und fotoresist-behandelt und an den Leitungsverbindungen leitfähige, metallische Ablagerungen gebildet werden.
    27. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß die Maske von der Stelle der Lastimpedanz entfernt und eine verhältnismäßig geringe Dosis von Verunreinigungen durch das undotierte Halbleitermaterial diffundiert wird, so daß der Selbstleitende-Störstellenlcitende-übergang in einen Störstellenleitenden-Störstellenleitenden-Übergang umgewandelt wird, bei dem ein übergang zwischen einer verhältnismäßig großen Verunreinigungskonzentration und einer verhältnismäßig geringen Verunreinigungskonzentration gebildet ist.
    28. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß durch elektrische Verbindung des undotierten Dereiches
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    des Selbstlei tenden-S törs Le lieη lei tendon-übergangs der Lastimpedunz direkt mit dem Speisespannungsknoten eine elektrische Verbindung des Gate-Verbindungsbereichs mit dem gemeinsamen Speisespanr.ungsknoten hergestellt wird.
    29. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß zu beiden Seiten des Inneren eines undotierten Zwischenbereiches des Verbindungsbereiches ein erster und ein zweiter, diffundierter, störstellenleitender Bereich gebildet wird, wobei durch direkte elektrische Verbindung des ersten, diffundierten, störstellenleitenden Bereichs mit dem Speisespannungsknoten und durch elektrische Verbindung des zweiten, diffundierten, störstellenleitenden Bereichs mit dem Kanal des Transistors eine elektrische Vereinigung des Gate-Verbindungsbereiches mit dem gemeinsamen Speisespannungsknoten erzeugt wird.
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DE19772751481 1976-11-22 1977-11-18 Lastimpedanz für eine statische Halbleiterspeicherzelle Expired DE2751481C2 (de)

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