JPS5886763A - 半導体インピ−ダンス構造とその製作方法 - Google Patents
半導体インピ−ダンス構造とその製作方法Info
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- JPS5886763A JPS5886763A JP57182678A JP18267882A JPS5886763A JP S5886763 A JPS5886763 A JP S5886763A JP 57182678 A JP57182678 A JP 57182678A JP 18267882 A JP18267882 A JP 18267882A JP S5886763 A JPS5886763 A JP S5886763A
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Classifications
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は絶縁ｒ−）半導体電界効果トランジスタ技術を
利用してモノリンツク半導体チップ上に製造される種類
のランダムアクセスメモリ（ＲＡＭ）に関し、特に、ド
レイン電源ノードからメモリセル内の絶縁デート電界効
果トランジスタ（ＩＧＦＥＴ）のチャンネルへ流れる極
低電流を導通させるための半導体インピーダンス構造と
その製作方法に関する。
利用してモノリンツク半導体チップ上に製造される種類
のランダムアクセスメモリ（ＲＡＭ）に関し、特に、ド
レイン電源ノードからメモリセル内の絶縁デート電界効
果トランジスタ（ＩＧＦＥＴ）のチャンネルへ流れる極
低電流を導通させるための半導体インピーダンス構造と
その製作方法に関する。
背景技術
ディジタルメモ・りは、記憶すべきコンピュータ飴のそ
れぞれのビットに対して外部信号により２つの相異なる
状態の一方にセットできる個別の物理的メモリセルをそ
なえなければならない。そのセルはセットされた状態に
無期限に保持されるか、または他の外部信号によって他
の状態に変えられるまでそのセット状態を持続する必要
がある。メモリセルの２つの相異なる状態はその状態に
保持されるのに外部エネルイ源ヲ要しない自然発生的状
態であることが可能である。また、記憶状態を保持する
ために外部付勢を必要とする揮発性メモリ素子を使用す
ることも可能である。そのようなメモリ素子の周知例は
半導体装置を用いた双安定回路である。これらの装置で
は、記憶された情報の劣化または完全消失が起こらない
ようにするために、連続的な電力供給すなわち持続的な
電力供給が必要である。
れぞれのビットに対して外部信号により２つの相異なる
状態の一方にセットできる個別の物理的メモリセルをそ
なえなければならない。そのセルはセットされた状態に
無期限に保持されるか、または他の外部信号によって他
の状態に変えられるまでそのセット状態を持続する必要
がある。メモリセルの２つの相異なる状態はその状態に
保持されるのに外部エネルイ源ヲ要しない自然発生的状
態であることが可能である。また、記憶状態を保持する
ために外部付勢を必要とする揮発性メモリ素子を使用す
ることも可能である。そのようなメモリ素子の周知例は
半導体装置を用いた双安定回路である。これらの装置で
は、記憶された情報の劣化または完全消失が起こらない
ようにするために、連続的な電力供給すなわち持続的な
電力供給が必要である。
大規模集積回路（ＬＳＩ ）技術により、ンリコンの単
一チップにそのようなメモリ素子の大規模な配列か＊ｉ
されるようになった。代表的にはＭＯ８技術を用いたこ
れらのメモリセルは通常の双安定構造を有する多部品回
路から成る。半導体双安定素子は記憶情報の保持のため
一定の′ｌｔ＃を必要とするので、この櫨のメモリは本
来揮発性メモリである。ある応用においては、電力の中
断圧よってデータか回復不能なように失われないことが
本質的に皇要である。それらの場合には、電池による予
備電力を用い、本質的に直流の電力か不意に中断した場
合にその電池がメモリ装置の電源ノーＰに電力を供給す
るように接続され、予備モードでメモリが動作している
間電力を供給するようにすればよい。
一チップにそのようなメモリ素子の大規模な配列か＊ｉ
されるようになった。代表的にはＭＯ８技術を用いたこ
れらのメモリセルは通常の双安定構造を有する多部品回
路から成る。半導体双安定素子は記憶情報の保持のため
一定の′ｌｔ＃を必要とするので、この櫨のメモリは本
来揮発性メモリである。ある応用においては、電力の中
断圧よってデータか回復不能なように失われないことが
本質的に皇要である。それらの場合には、電池による予
備電力を用い、本質的に直流の電力か不意に中断した場
合にその電池がメモリ装置の電源ノーＰに電力を供給す
るように接続され、予備モードでメモリが動作している
間電力を供給するようにすればよい。
半導体記憶装置の直接的な利点は、実装密度が尚いこと
、必要電力が少ないことである。この応用分野において
は、絶縁ｒ−）ＭＯＳ）ランジスタが特に利用されてき
たがそのわけは、それが賛する基板面積が小さく、従っ
て実装密度が増大しさらに、極低電カレペルで動作かで
きるからである。
、必要電力が少ないことである。この応用分野において
は、絶縁ｒ−）ＭＯＳ）ランジスタが特に利用されてき
たがそのわけは、それが賛する基板面積が小さく、従っ
て実装密度が増大しさらに、極低電カレペルで動作かで
きるからである。
Ｉ Ｃ）ＦＥＴを利用した公知のメモリセル回路には、
米国特許第５．９６７．２５２号に開示されている交差
結合インバータ段がある。その回路においては、１対の
ＭＯＳＦＥＴ の両Ｐ−）か真データノード（ｔ、ｒｕ
ｅ ｄａｔａ ｎｏｄｅ ） と補数データノード（
ｃｏｍｐｌｅｍｅｎｔ ｄａｔａ ｎｏｄｅ ） と
交差結合されている。セルに記憶された情報はインピー
ダンス装置によって保持されるようになっている。丁な
わち、インぎ−ダンス装置はデータノードに接続されて
トランジスタのデート電圧をセルの論理内容に対応する
所定レベルに保持する。セルの各インバータは駆動トラ
ンジスタと負荷インピーダンス装置とから構成されてい
る。２上記参照特許に示されている回路においては、負
荷インピーダンス装置はＭＯ８ｆｉ’ＥＴ を含んでい
る。それ以前の回路では、代表的には１ｏ〜２ｏΩ／口
の拡散抵拡に有するインピーダンス装置が利用されて
いた。しかし、ＭＯＳＦＥＴ ハ２０．０００ Ｑ／口
’に与えることができ、１００．０００ナイ１．２ Ｄ
Ｏ，００［］ Ｑ程度の実用的抵抗１１１−与えるこ
とかできるのでＭＯＳＦＥＴ の方が利用されるように
なってきた。
米国特許第５．９６７．２５２号に開示されている交差
結合インバータ段がある。その回路においては、１対の
ＭＯＳＦＥＴ の両Ｐ−）か真データノード（ｔ、ｒｕ
ｅ ｄａｔａ ｎｏｄｅ ） と補数データノード（
ｃｏｍｐｌｅｍｅｎｔ ｄａｔａ ｎｏｄｅ ） と
交差結合されている。セルに記憶された情報はインピー
ダンス装置によって保持されるようになっている。丁な
わち、インぎ−ダンス装置はデータノードに接続されて
トランジスタのデート電圧をセルの論理内容に対応する
所定レベルに保持する。セルの各インバータは駆動トラ
ンジスタと負荷インピーダンス装置とから構成されてい
る。２上記参照特許に示されている回路においては、負
荷インピーダンス装置はＭＯ８ｆｉ’ＥＴ を含んでい
る。それ以前の回路では、代表的には１ｏ〜２ｏΩ／口
の拡散抵拡に有するインピーダンス装置が利用されて
いた。しかし、ＭＯＳＦＥＴ ハ２０．０００ Ｑ／口
’に与えることができ、１００．０００ナイ１．２ Ｄ
Ｏ，００［］ Ｑ程度の実用的抵抗１１１−与えるこ
とかできるのでＭＯＳＦＥＴ の方が利用されるように
なってきた。
従来の拡散抵抗より小さい表面積を用いてもＭＯ８技術
によれは単一モノリシックチップに他の方法によるより
も複雑な回路を実現することができる。低電流負荷装置
への応用においては、デプレションＭＯ８ＦＥＴ の
デートをソースに接続すると占有基板面積が小さくなる
。しかし、極低電流負荷への応用においては、デートを
ソースに接続したデグレンヨン・トランジスタはマイク
ロアンペア台の負荷範囲において、６−４５ Ｘ １０
−’ ｍｗ２（１平方ミル）の数倍の面積を占有する。
によれは単一モノリシックチップに他の方法によるより
も複雑な回路を実現することができる。低電流負荷装置
への応用においては、デプレションＭＯ８ＦＥＴ の
デートをソースに接続すると占有基板面積が小さくなる
。しかし、極低電流負荷への応用においては、デートを
ソースに接続したデグレンヨン・トランジスタはマイク
ロアンペア台の負荷範囲において、６−４５ Ｘ １０
−’ ｍｗ２（１平方ミル）の数倍の面積を占有する。
米国特許！ ３，９６７．２５２号に示されているスタ
ティックランダムアクセスメモリ・セルには、２個の交
差結合インバータと２個のトランスファ抵抗、すなわち
２個の負荷装置と４個のトランジスタが存在する。１に
のスタテックＲＡＭにおいては、１０２４個のメモリセ
ルが全チップ面積の約４０％を占有するが、４にのスタ
ティック朧においては、４０９６個のセルはチップの価
かに多い百分″４を占めるに過ぎない。チップ面積をで
きるだけ小さく、また消賛電カをできるだけ小さくする
ためＫは、谷インバータのスタティックセル内の２個の
負荷装置が比較的小面積で、かっ極低電流を用いるもの
でなければならない。負荷装置としてデプレション・ト
ランジスタを用いることの１つの欠点は、活性領域の物
理的大きさか減少するのに伴って逆デートバイアスによ
る基板効果が一般に増大することである。負荷抵抗とし
てＭＯ８装瞳ヲ用いることのもう１つの欠点はソースか
ら基板への逆バイアス電圧に関連した基板効果によりＭ
Ｏ８装置の示す抵抗が基本的に制限されることである。
ティックランダムアクセスメモリ・セルには、２個の交
差結合インバータと２個のトランスファ抵抗、すなわち
２個の負荷装置と４個のトランジスタが存在する。１に
のスタテックＲＡＭにおいては、１０２４個のメモリセ
ルが全チップ面積の約４０％を占有するが、４にのスタ
ティック朧においては、４０９６個のセルはチップの価
かに多い百分″４を占めるに過ぎない。チップ面積をで
きるだけ小さく、また消賛電カをできるだけ小さくする
ためＫは、谷インバータのスタティックセル内の２個の
負荷装置が比較的小面積で、かっ極低電流を用いるもの
でなければならない。負荷装置としてデプレション・ト
ランジスタを用いることの１つの欠点は、活性領域の物
理的大きさか減少するのに伴って逆デートバイアスによ
る基板効果が一般に増大することである。負荷抵抗とし
てＭＯ８装瞳ヲ用いることのもう１つの欠点はソースか
ら基板への逆バイアス電圧に関連した基板効果によりＭ
Ｏ８装置の示す抵抗が基本的に制限されることである。
この装置は１０ｏＫＯないし２００にΩ程度の実用的抵
抗値を与えるが極低電力消費のめる種の応用においては
、ＩＭＨないし１００Ｍ１１ の範囲の抵抗を示す負荷
装置を用いることが望ましい。
抗値を与えるが極低電力消費のめる種の応用においては
、ＩＭＨないし１００Ｍ１１ の範囲の抵抗を示す負荷
装置を用いることが望ましい。
発明の要約
本発明の目的は従来のＭＯ８負荷装置によって与えられ
る抵抗よりもはるかに大きい抵抗を示す極低電流負荷装
置であって、基板の比較的小さい表面積を占有し逆バイ
アス状態によって悪影４１ヲ受けないような極低電流負
荷装置すなわち半導体インピーダンス構造とその製作方
法を提供することである。
る抵抗よりもはるかに大きい抵抗を示す極低電流負荷装
置であって、基板の比較的小さい表面積を占有し逆バイ
アス状態によって悪影４１ヲ受けないような極低電流負
荷装置すなわち半導体インピーダンス構造とその製作方
法を提供することである。
本発明による半導体インピーダンス装置は実質的に純粋
な真性半導体材料とその真性半導体材料の領域内に配置
された外因性不純物拡散領域との境界によりつくられる
真性−外因性接合を有する半導体構造を含む。真性半導
体材料は基板と同じ単体半導体形のものであるが、その
導電度の大きさは外因性半導体材料より実質的に小さい
。外因性半導体材料はＮ形でもＰ形でもよい。
な真性半導体材料とその真性半導体材料の領域内に配置
された外因性不純物拡散領域との境界によりつくられる
真性−外因性接合を有する半導体構造を含む。真性半導
体材料は基板と同じ単体半導体形のものであるが、その
導電度の大きさは外因性半導体材料より実質的に小さい
。外因性半導体材料はＮ形でもＰ形でもよい。
本発明は、各２進論理状態に対応する直流インピーダン
ス路を与える真データと補数データの人出力ノードを有
するＩＧＦＥＴ ２進メモリセルと組み合わせて実施す
ることができる。その場合、代表的なドレイン電源電圧
■ＤＤの値（例えば、直流５Ｖ）に対しデータノードと
電気的に交差結合した各交差結合トランジスタの全漏洩
電流はピコアンペアの範囲に、りるが、真性−外因性接
合インピーダンス装置によって導かれる電流はナノアン
ペアの範囲にある。従って、この低電流負荷インピーダ
ンス装置はメモリセル内のＰ−Ｎ接合における漏洩に十
分打ち勝つ電流を供給でき、それによってデートバイア
スを保持しセルの綱理内容を保持することができる。こ
のインピーダンス装置の温度係数はメモリセル接合の温
度係数と同じ極性をもつことを特徴とするので、低電流
負荷装置はメモリセル・トランジスタの漏洩電流の漏夏
変化ヲ「追跡」することになる。そのため、メモリセル
によって消費される電力は一定の動作温度範囲内におい
て最小値になるように設ｇｔｊることかできる。従来の
高抵抗拡散抵抗によっては同じ温度範囲内圧おける最小
電流の設計ができないことに注意すべきである。その理
由はメモリセル・トランジスタのドレインにおける漏洩
電流が温度と共に増大するのに反して従来の拡散抵抗を
流れる電流は減少するからである。
ス路を与える真データと補数データの人出力ノードを有
するＩＧＦＥＴ ２進メモリセルと組み合わせて実施す
ることができる。その場合、代表的なドレイン電源電圧
■ＤＤの値（例えば、直流５Ｖ）に対しデータノードと
電気的に交差結合した各交差結合トランジスタの全漏洩
電流はピコアンペアの範囲に、りるが、真性−外因性接
合インピーダンス装置によって導かれる電流はナノアン
ペアの範囲にある。従って、この低電流負荷インピーダ
ンス装置はメモリセル内のＰ−Ｎ接合における漏洩に十
分打ち勝つ電流を供給でき、それによってデートバイア
スを保持しセルの綱理内容を保持することができる。こ
のインピーダンス装置の温度係数はメモリセル接合の温
度係数と同じ極性をもつことを特徴とするので、低電流
負荷装置はメモリセル・トランジスタの漏洩電流の漏夏
変化ヲ「追跡」することになる。そのため、メモリセル
によって消費される電力は一定の動作温度範囲内におい
て最小値になるように設ｇｔｊることかできる。従来の
高抵抗拡散抵抗によっては同じ温度範囲内圧おける最小
電流の設計ができないことに注意すべきである。その理
由はメモリセル・トランジスタのドレインにおける漏洩
電流が温度と共に増大するのに反して従来の拡散抵抗を
流れる電流は減少するからである。
本発明の方法によれは、絶縁層の表面上に実質的に真性
な半導体材料の層を被着することにより極低電流負荷装
置が構成され、それによりＩ ＧＦＥＴのＰレイン拡散
ノードとドレイン電源ノードとの間に導電性相互接続か
できる。真性相互接続層の選択された表面領域に形成さ
れたマスクを通して、そのマスクによって露出されてい
る区域の下の真性半導体材料が外因性導電形に変換され
るまで不純物を拡散させることＫよってドレイン拡散ノ
ードとドレイン電源ノードとの中間の選択位置に真性−
外因性接合が形成される。
な半導体材料の層を被着することにより極低電流負荷装
置が構成され、それによりＩ ＧＦＥＴのＰレイン拡散
ノードとドレイン電源ノードとの間に導電性相互接続か
できる。真性相互接続層の選択された表面領域に形成さ
れたマスクを通して、そのマスクによって露出されてい
る区域の下の真性半導体材料が外因性導電形に変換され
るまで不純物を拡散させることＫよってドレイン拡散ノ
ードとドレイン電源ノードとの中間の選択位置に真性−
外因性接合が形成される。
好適な実施例においては、各インピーダンス装置はアイ
ソプレーナシリコンデートプロセスにおいてドレイン電
源ノードな選択されたデータノードの１つに相互接続す
る多結晶シリコンストリップの一体化部分として形成さ
れる。多結晶シリコンストリップの部分は選択されたデ
ータノードから延長してそのデータノードが交差結合す
るデートを形成する。
ソプレーナシリコンデートプロセスにおいてドレイン電
源ノードな選択されたデータノードの１つに相互接続す
る多結晶シリコンストリップの一体化部分として形成さ
れる。多結晶シリコンストリップの部分は選択されたデ
ータノードから延長してそのデータノードが交差結合す
るデートを形成する。
シリコンの真性−外因性接合による直流インピーダンス
は逆バイアス時１．０００ ＭＡ上に近づく。
は逆バイアス時１．０００ ＭＡ上に近づく。
このインーーダンスは比較的少量の不純物を真性半導体
領域を通して、その領域が軽度にドーグされた外因性領
域に変換されるまで拡散することによって減らすことが
できる。この方法によれは、真性−外因性接合は高濃度
の不純物領域が比較的低濃度の不純物領域と接合を形成
する関係に配置されていることを特徴とする外因性−外
因性接合に変換される。その場合、両不純物濃度は同じ
導電形のものでも逆導電形のものでもよい。
領域を通して、その領域が軽度にドーグされた外因性領
域に変換されるまで拡散することによって減らすことが
できる。この方法によれは、真性−外因性接合は高濃度
の不純物領域が比較的低濃度の不純物領域と接合を形成
する関係に配置されていることを特徴とする外因性−外
因性接合に変換される。その場合、両不純物濃度は同じ
導電形のものでも逆導電形のものでもよい。
発明の好適実施例
°−−−−−−−−−−−−］「−
以下本発明曹′絶縁ｒ−）電界効果トランジスタ技術を
用いて単一モノリンツク・チップ上に製作される種類の
ＲＡＭと組み合わせて説明する。ここに開示する構造は
単一半導体チップ上に製作できるものであり、主として
そのような製作のために意図されている。
用いて単一モノリンツク・チップ上に製作される種類の
ＲＡＭと組み合わせて説明する。ここに開示する構造は
単一半導体チップ上に製作できるものであり、主として
そのような製作のために意図されている。
第１図および第２図には、本発明に従って構成された回
路を用いたＲＡＭの一部が示されている。
路を用いたＲＡＭの一部が示されている。
第１図のＲＡＭの一部は複数のスタティックメモリセル
１０を有しているが、これらは従来方法で行列をなして
配列された多数のそのようなセルのプレイの一部である
。メモリセル１０は同列に配置され、相補データバスＤ
、５に接続されている。
１０を有しているが、これらは従来方法で行列をなして
配列された多数のそのようなセルのプレイの一部である
。メモリセル１０は同列に配置され、相補データバスＤ
、５に接続されている。
メモリセル１０は相異なる行に配置されているので、こ
れらのセルは相異なる行１１ｊＪＲＡ□およびＲＡ２に
よってそれぞれア゛ドレス指定すなわち動作可能にされ
る。行アドレスＩｖＲＡｌは第１行の全てのメモリセル
な動作可能にし、行アドレス１路ＲＡ２は第２行の全て
のメモリセルを動作可能にする。
れらのセルは相異なる行１１ｊＪＲＡ□およびＲＡ２に
よってそれぞれア゛ドレス指定すなわち動作可能にされ
る。行アドレスＩｖＲＡｌは第１行の全てのメモリセル
な動作可能にし、行アドレス１路ＲＡ２は第２行の全て
のメモリセルを動作可能にする。
検出増幅器兼レベルシフタが全体として参照番号１２に
よって示されており、列バスＤおよびＤＫ接続されてい
る。検出増幅器１２は任意の従来形のもの、例えは米国
特許第５．９６７．２５２号に開示されているものでよ
い。書込制御回路１４および１６は書込サイクル中通常
の方法によりそれぞれ列バスＤおよびｂを駆動するよう
に接続されている。列動作可能化装置（図示せず）１に
設けて相異なる列バスの対を単一の検出増ｍｑ、に接続
するようＫしてもよく、またそれぞれの列バス対に対し
て別個の検出増幅器を設けてもよい。
よって示されており、列バスＤおよびＤＫ接続されてい
る。検出増幅器１２は任意の従来形のもの、例えは米国
特許第５．９６７．２５２号に開示されているものでよ
い。書込制御回路１４および１６は書込サイクル中通常
の方法によりそれぞれ列バスＤおよびｂを駆動するよう
に接続されている。列動作可能化装置（図示せず）１に
設けて相異なる列バスの対を単一の検出増ｍｑ、に接続
するようＫしてもよく、またそれぞれの列バス対に対し
て別個の検出増幅器を設けてもよい。
第２図はメモリセル１０の電気的模式図を示す。
２進メモリセル１゛０は第１、第２の相補データの入出
力ノード１および２を有し、これらのノードは２進＊埋
状態のそれぞれに対応する直流インピーダンス路および
比較的高インピーダンスの直流インピーダンス路をつく
っている。第１．Ｍ２のインピーダンス装置Ｒ１および
Ｒ２はドレイン電源ノーＰｖＤＤを第１、第２のデータ
ノード１．２にそれぞれ接続する。インピーダンス装置
Ｒ１およびＲ２の構造については詳細に後述する。メモ
リセル１０はさらに１対の交差結合した絶縁ｒ−）電界
効果トランジスタＱ１およびＱｚＹ有している。
力ノード１および２を有し、これらのノードは２進＊埋
状態のそれぞれに対応する直流インピーダンス路および
比較的高インピーダンスの直流インピーダンス路をつく
っている。第１．Ｍ２のインピーダンス装置Ｒ１および
Ｒ２はドレイン電源ノーＰｖＤＤを第１、第２のデータ
ノード１．２にそれぞれ接続する。インピーダンス装置
Ｒ１およびＲ２の構造については詳細に後述する。メモ
リセル１０はさらに１対の交差結合した絶縁ｒ−）電界
効果トランジスタＱ１およびＱｚＹ有している。
データノード１．２はトランジスタＱ、およびＱ２のｒ
−）によってそれぞれ交差結合され、また動作可能化ト
ランジスタＱ３およびＱ４によってそれぞれ列バスＤお
よびＤＫ＊続されている。動作可能化トランジスタＱ３
およびＱ４のデートは対応する行アドレスｌ１１１ＲＡ
ＩＫ接続されている。トランジスタＱ１およびＱ２のド
レインソース端子間のチャンネルは導通状態におる時は
それぞれのデータノード１．２をソース電源ノードｖ８
Ｂ Ｋ電気的に接続する。
−）によってそれぞれ交差結合され、また動作可能化ト
ランジスタＱ３およびＱ４によってそれぞれ列バスＤお
よびＤＫ＊続されている。動作可能化トランジスタＱ３
およびＱ４のデートは対応する行アドレスｌ１１１ＲＡ
ＩＫ接続されている。トランジスタＱ１およびＱ２のド
レインソース端子間のチャンネルは導通状態におる時は
それぞれのデータノード１．２をソース電源ノードｖ８
Ｂ Ｋ電気的に接続する。
第２図の回路の動作を理解するために、行アドレス憩Ｒ
Ａ１が低レベル（−理的「０」）にあり、そのため行ア
ドレス線ＲＡ１に接続されているメモリセル１０の動作
可能化トランジスタＱ３およびＱ４ かオフ状態にあ
るものと仮定する。その結果、この装置においては列バ
スＤおよび５は１つの閾値より小さい電圧レベル■ＤＤ
をとりうろことになる。その理由はソース電圧■８８へ
の電流路が存在しないからである。代表的な回路におい
ては、ｖＤＤはＳ ｖ ｓ閾値は約２．５ｖであれはよ
く、その場合列パスＤおよび５は約２．５ｖになる。他
の装置ｌＩにおいては、ＤおよびｂはｖＤＤと同じ高さ
の電圧レベルをとるか、または■８８と同程度かまたは
７８８以上の１つの閾値より僅かに高い電圧レベルをと
る。この状態では、列バスＤおよびｂを電流は流れない
。その理由は、動作可能化されたセルによる電流路がな
いため各列バスが開回路となるからである。その結果、
データ出力ノード１．２はそれぞれノード１，２からｖ
８８に至るまで、それぞれ実質的にＶ または■８８に
等しい電″圧ヲ有Ｄ することＫなる。
Ａ１が低レベル（−理的「０」）にあり、そのため行ア
ドレス線ＲＡ１に接続されているメモリセル１０の動作
可能化トランジスタＱ３およびＱ４ かオフ状態にあ
るものと仮定する。その結果、この装置においては列バ
スＤおよび５は１つの閾値より小さい電圧レベル■ＤＤ
をとりうろことになる。その理由はソース電圧■８８へ
の電流路が存在しないからである。代表的な回路におい
ては、ｖＤＤはＳ ｖ ｓ閾値は約２．５ｖであれはよ
く、その場合列パスＤおよび５は約２．５ｖになる。他
の装置ｌＩにおいては、ＤおよびｂはｖＤＤと同じ高さ
の電圧レベルをとるか、または■８８と同程度かまたは
７８８以上の１つの閾値より僅かに高い電圧レベルをと
る。この状態では、列バスＤおよびｂを電流は流れない
。その理由は、動作可能化されたセルによる電流路がな
いため各列バスが開回路となるからである。その結果、
データ出力ノード１．２はそれぞれノード１，２からｖ
８８に至るまで、それぞれ実質的にＶ または■８８に
等しい電″圧ヲ有Ｄ することＫなる。
論理的「０」゛がメモリセル１０に記憶されていて、ト
ランジスタＱｌ かオン状態になっているためデータ
ノード１か実質的にｖ８８にあり、トランジスタＱ２
がオフ状態にあるためデータノード２が実質的にｖＤ
Ｄにあるものと仮定する。この場合、行アドレス＠！
ＲＡ４が高レベルになると、すなわち−理的「１」Ｋ対
応する電圧まで光電されると、トランジスタＱ３ ＊
Ｑ４がオン状態になるのに伴ってメモリセル１０は動作
可能にされる。これによって、トランジスタＱ工および
Ｑ３、および列バスＤを経てｖｓ８に至る電流路が形成
される。トランシスｌ Ｑ２ はオフ状態にあるので
、列７々ス５から接地に至る電流路は形成されていない
。その結果、データノード２は実質的に■ＤＤ、すなわ
ち５ｖ）に保持されたままである。もし、一方論壇的「
１」がアドレス・メモリセル１０に記憶されていれは、
トランジスタＱ１ はオフ状態にあり、トｔから低レ
ベルまで低下させ、列バスＤおヨヒテータノード１は５
■のプリチャージレベルに保持される。
ランジスタＱｌ かオン状態になっているためデータ
ノード１か実質的にｖ８８にあり、トランジスタＱ２
がオフ状態にあるためデータノード２が実質的にｖＤ
Ｄにあるものと仮定する。この場合、行アドレス＠！
ＲＡ４が高レベルになると、すなわち−理的「１」Ｋ対
応する電圧まで光電されると、トランジスタＱ３ ＊
Ｑ４がオン状態になるのに伴ってメモリセル１０は動作
可能にされる。これによって、トランジスタＱ工および
Ｑ３、および列バスＤを経てｖｓ８に至る電流路が形成
される。トランシスｌ Ｑ２ はオフ状態にあるので
、列７々ス５から接地に至る電流路は形成されていない
。その結果、データノード２は実質的に■ＤＤ、すなわ
ち５ｖ）に保持されたままである。もし、一方論壇的「
１」がアドレス・メモリセル１０に記憶されていれは、
トランジスタＱ１ はオフ状態にあり、トｔから低レ
ベルまで低下させ、列バスＤおヨヒテータノード１は５
■のプリチャージレベルに保持される。
７’−ｐ出力ノード１．２はセルの＠埋的内容に従って
ｖＤＤとｖ８８とのいずれかの値をとる。これらの電圧
レベルはセル１０の論理的内容を維持するために保持さ
れなければならな−１゜メモリセル１０内においてこれ
らの基準電圧はデータノード１．２をドレイン１！源ノ
ードｖＤＤに接続する負荷インピーダンス装置Ｒ工およ
びＲ３によってデータノード１．２に保持される。
ｖＤＤとｖ８８とのいずれかの値をとる。これらの電圧
レベルはセル１０の論理的内容を維持するために保持さ
れなければならな−１゜メモリセル１０内においてこれ
らの基準電圧はデータノード１．２をドレイン１！源ノ
ードｖＤＤに接続する負荷インピーダンス装置Ｒ工およ
びＲ３によってデータノード１．２に保持される。
次に、第６図２第４図はメモリセル１０の基板上におけ
る配置を示す。本発明によれば、負荷インピーダンス装
置Ｒ１およびＲ２は谷々が第１σ）導電路２２７に画定
する実質的に純粋な真性半導体材料の基体２０と第２の
導電路２４ｔ−画定する真性半導体材料基体２０の領域
内圧配置された外因性域）２２との境界面によって真性
−外回性接合２８が形成される。真性導電路２２とダ因
性尋′亀路２４とはドレインを源ノード■ＤＤから対応
するデータノード１．２までの直列電流路を形成してい
る。ここで用いる「真性半導体材料」と〜・５用時は、
ドープされていない単体半導体材料であって、不純物の
拡散または打込みｔ受けたこと力ゝない単体半導体材料
を意味するものとするＯメモリセル１０は第１導電形の
外因性半導体材料、例えはＰ形の単結晶シリコンの基板
３０上に配置される。各電界効果トランジスタＱｌ −
０４＆ま反対の導電形、例えばＮ形の材料力）ら成るソ
ース領域（図示せず）およびドレイン領域（図示せず）
を有しており、それらの領域は通常の方法により基板３
０の活性領域３６に相互和実質的に平行に延長している
。絶縁層３８は基板３ｏの表面上に配置されており、活
性領域３６の直上のデート領域４０では比較的薄く形成
されている。外因性導電路２４は活性領域上に形成され
たトランジスタのデート相互接続部をなす。
る配置を示す。本発明によれば、負荷インピーダンス装
置Ｒ１およびＲ２は谷々が第１σ）導電路２２７に画定
する実質的に純粋な真性半導体材料の基体２０と第２の
導電路２４ｔ−画定する真性半導体材料基体２０の領域
内圧配置された外因性域）２２との境界面によって真性
−外回性接合２８が形成される。真性導電路２２とダ因
性尋′亀路２４とはドレインを源ノード■ＤＤから対応
するデータノード１．２までの直列電流路を形成してい
る。ここで用いる「真性半導体材料」と〜・５用時は、
ドープされていない単体半導体材料であって、不純物の
拡散または打込みｔ受けたこと力ゝない単体半導体材料
を意味するものとするＯメモリセル１０は第１導電形の
外因性半導体材料、例えはＰ形の単結晶シリコンの基板
３０上に配置される。各電界効果トランジスタＱｌ −
０４＆ま反対の導電形、例えばＮ形の材料力）ら成るソ
ース領域（図示せず）およびドレイン領域（図示せず）
を有しており、それらの領域は通常の方法により基板３
０の活性領域３６に相互和実質的に平行に延長している
。絶縁層３８は基板３ｏの表面上に配置されており、活
性領域３６の直上のデート領域４０では比較的薄く形成
されている。外因性導電路２４は活性領域上に形成され
たトランジスタのデート相互接続部をなす。
４電）ｔｉ ２０ ｙａｌ−形成する半導体材料は基板
３ｏと同じ単体半導体形のものであっ又、多結晶シリコ
ンの連続１−として構成されることか好ましい０専篭増
２０内に拡散される外因性不純物はＮ形でもＰ形でもよ
い。好適実施例では、導電層２０に拡散される外因性不
純物は基板３ｏの導電形と反対の４電形のものが用いら
れる。例えは、Ｐ形基板３０に対しては導電層２ｏに拡
散される不純物はＮ形であるため外因性導電路２４を形
成するデートス） ＩＪッｆ（デートストリップ２４と
略称）、ソースおよびドレインの谷領域およびインピー
ダンス装置Ｒ１，Ｒ２は全てアイソプレーナンリコンデ
ートグロセスの１回の拡散段階において形成できる。
３ｏと同じ単体半導体形のものであっ又、多結晶シリコ
ンの連続１−として構成されることか好ましい０専篭増
２０内に拡散される外因性不純物はＮ形でもＰ形でもよ
い。好適実施例では、導電層２０に拡散される外因性不
純物は基板３ｏの導電形と反対の４電形のものが用いら
れる。例えは、Ｐ形基板３０に対しては導電層２ｏに拡
散される不純物はＮ形であるため外因性導電路２４を形
成するデートス） ＩＪッｆ（デートストリップ２４と
略称）、ソースおよびドレインの谷領域およびインピー
ダンス装置Ｒ１，Ｒ２は全てアイソプレーナンリコンデ
ートグロセスの１回の拡散段階において形成できる。
次に第５図と第６図において、ドレイン電源ノーｖｖＤ
Ｄは第５図に示されているように拡散デート相互接続部
４３に＠接接着された金属被着物４２ン有するものであ
ってもよい。またはある場合には第６図に示されている
ように、金楓被着物４２が第１導電路？画定する笑質的
に純粋な真性半導体領域２２に直接に接着されていても
よい。
Ｄは第５図に示されているように拡散デート相互接続部
４３に＠接接着された金属被着物４２ン有するものであ
ってもよい。またはある場合には第６図に示されている
ように、金楓被着物４２が第１導電路？画定する笑質的
に純粋な真性半導体領域２２に直接に接着されていても
よい。
第５図と第６図に示されているどちらの構造の場合にお
いてもインピーダンス負荷装置Ｒ２のために用いられる
基板の表面積は極めて小さく、外因性導電路２４のｆ−
）相互接続部の代表的な幅は５μであり、ドープされて
いない真性導電路２２の代表的な長さは８μである。こ
れらの寸法で形成された真性−外因性接合装置は直流に
対して１．０００ ＭＯという大ざいインピーダンスを
示す。
いてもインピーダンス負荷装置Ｒ２のために用いられる
基板の表面積は極めて小さく、外因性導電路２４のｆ−
）相互接続部の代表的な幅は５μであり、ドープされて
いない真性導電路２２の代表的な長さは８μである。こ
れらの寸法で形成された真性−外因性接合装置は直流に
対して１．０００ ＭＯという大ざいインピーダンスを
示す。
比較的少量の不純物４７を真性導電路２２にその領域が
極めて軽度にドープされた外因性導電影領域に変換され
るまで拡散させることによって上記インピーダンスを減
らすことができる。高濃度の不純物領域と比較的低濃度
の不純物領域とが接合を形成する関係忙配置されている
ことを特徴とする混合形の外因性−外因性接合装置にお
いては、両者の不純物濃度は同じ導電形のものかまたは
、逆導電形のものであるが、それらの例が第７Ａ図、第
７Ｂ図、第８Ａ図、第８Ｂ図、第９Ａ図、第２３図、Ｍ
１０Ａ図および第１０Ｂ図に示芒れている。
極めて軽度にドープされた外因性導電影領域に変換され
るまで拡散させることによって上記インピーダンスを減
らすことができる。高濃度の不純物領域と比較的低濃度
の不純物領域とが接合を形成する関係忙配置されている
ことを特徴とする混合形の外因性−外因性接合装置にお
いては、両者の不純物濃度は同じ導電形のものかまたは
、逆導電形のものであるが、それらの例が第７Ａ図、第
７Ｂ図、第８Ａ図、第８Ｂ図、第９Ａ図、第２３図、Ｍ
１０Ａ図および第１０Ｂ図に示芒れている。
再び第３図およびｍ４図において、基板３０は本尭明の
工程の出発材料をなす。半導体基板３００代表的なもの
はシリコンであり、導電形はＮ形任意の通常の種類のも
のであれはよく、その結晶の配向およびドーピングレベ
ルはよく知られた通常のものである。
工程の出発材料をなす。半導体基板３００代表的なもの
はシリコンであり、導電形はＮ形任意の通常の種類のも
のであれはよく、その結晶の配向およびドーピングレベ
ルはよく知られた通常のものである。
以下の議論では、Ｐ形不純物がドーゾ芒れている単結晶
シリコンの基板チップであって、もらにアイソゾレーナ
シリコンｒ−）プロセスによってＮチャンネル絶縁デー
ト・トランジスタを構成するためにその内部に逆導電形
の不純物Ｙ拡散させた基板チップを用いる方法を説明す
る。半導体基板３０は通常の酸化炉内に置かれ、基板３
００表肉上には代表的な厚さが６０ＯＡの酸化物層３８
が熱的に成長される。その後、その酸化物層上に約６０
０Ｈの厚さの窒化物層が被着される。次に、結合した窒
化物および酸化物両層上にフォトレジスト・マスクが形
成された後、通常の写真平版技術によってそのマスクは
パターン化され、それによって活性領域３６および周囲
のフィールド領域を画定するマスクができる。フィール
ド領域からは鼠化物層が除去され、そこへ基板のドーピ
ングと同じ導電形のイオン不純物が打込まれる。このイ
オンはＰ形基板用としてはＢｉＦ３などのホウ素化合物
から取り出すことができ、またＮ形基板ヶ作るためには
ＰＨ，などのリン化合物から取り出すことができる。そ
の場合のイオン打込み用の装置は市販されており、打込
みを行なう場合のその使用法は工業上よく知られている
。このイオン打込み１株段階は活性領域３６の周囲のフ
ィールド領域に対して行なわれ、それによって同じ基板
内の隣接トランジスタ間のクロストークが減少される。
シリコンの基板チップであって、もらにアイソゾレーナ
シリコンｒ−）プロセスによってＮチャンネル絶縁デー
ト・トランジスタを構成するためにその内部に逆導電形
の不純物Ｙ拡散させた基板チップを用いる方法を説明す
る。半導体基板３０は通常の酸化炉内に置かれ、基板３
００表肉上には代表的な厚さが６０ＯＡの酸化物層３８
が熱的に成長される。その後、その酸化物層上に約６０
０Ｈの厚さの窒化物層が被着される。次に、結合した窒
化物および酸化物両層上にフォトレジスト・マスクが形
成された後、通常の写真平版技術によってそのマスクは
パターン化され、それによって活性領域３６および周囲
のフィールド領域を画定するマスクができる。フィール
ド領域からは鼠化物層が除去され、そこへ基板のドーピ
ングと同じ導電形のイオン不純物が打込まれる。このイ
オンはＰ形基板用としてはＢｉＦ３などのホウ素化合物
から取り出すことができ、またＮ形基板ヶ作るためには
ＰＨ，などのリン化合物から取り出すことができる。そ
の場合のイオン打込み用の装置は市販されており、打込
みを行なう場合のその使用法は工業上よく知られている
。このイオン打込み１株段階は活性領域３６の周囲のフ
ィールド領域に対して行なわれ、それによって同じ基板
内の隣接トランジスタ間のクロストークが減少される。
フォトレジスト・マスクが活性領域から除去されると、
次にフィールド領域上に熱酸化物の層が約ｓ、ｏ ｏ
ｏ Ｘの厚さに成長される。その後、窒化物および酸化
物内層が活性領域から除去され、ｒ−ト酸化物層４０が
活性領域３６上に約９０ＯＡの厚さに成長される。
次にフィールド領域上に熱酸化物の層が約ｓ、ｏ ｏ
ｏ Ｘの厚さに成長される。その後、窒化物および酸化
物内層が活性領域から除去され、ｒ−ト酸化物層４０が
活性領域３６上に約９０ＯＡの厚さに成長される。
次に、ドープされていない多結晶シリコンの真性半導体
材料の層２０（以下多結晶シリコン層と称す）がｒ−）
酸化物上に被着される。多結晶シリコン層２０は適当な
通常の方法、例えば冷徹エピタキシャル反応器内または
熱微炉内における５１ａ４（シラン）の分解によるなと
して形成することができる。多結晶シリコン層２０の代
表的な厚さは３，０００人ないし６．００ ＯＡである
〇ドープされていない多結晶シリコン層２０はマスクさ
れフォトレジスト処理されてｒ−トストリップ２４が画
定される。ドープされていないｒ−ト相互接続部上に窒
化物または酸化物の拡散防止層が被着され、それがマス
クされフォトレジスト処理されることによって低電流負
荷インピーダンス、例えばＲ１筐たはＲ２のための真性
導電路２２の位置上にマスク４４が画定される。
材料の層２０（以下多結晶シリコン層と称す）がｒ−）
酸化物上に被着される。多結晶シリコン層２０は適当な
通常の方法、例えば冷徹エピタキシャル反応器内または
熱微炉内における５１ａ４（シラン）の分解によるなと
して形成することができる。多結晶シリコン層２０の代
表的な厚さは３，０００人ないし６．００ ＯＡである
〇ドープされていない多結晶シリコン層２０はマスクさ
れフォトレジスト処理されてｒ−トストリップ２４が画
定される。ドープされていないｒ−ト相互接続部上に窒
化物または酸化物の拡散防止層が被着され、それがマス
クされフォトレジスト処理されることによって低電流負
荷インピーダンス、例えばＲ１筐たはＲ２のための真性
導電路２２の位置上にマスク４４が画定される。
次に、ドープされていない多結晶シリコン層２０と活性
領域３６との層はその領域３６と反対の導電形の不純物
拡散を受け、それによって不純物がデートストリップ２
４およびそのｒ−トストリップの両側の活性領域３６に
拡散することにより拡散ｒ−トと拡散ソースおよび拡散
ドレインの両顎域（図示せず）が形成される。非拡散チ
ャンネル領域は不純物拡散を受ける際のデートストリッ
プ２４のマスク作用によりｆ−）ストリップ下の活性領
域内に形成場れる。真性−外因性接合２８は多結晶シリ
コン層２０のマスク４４の下部の非ドープ半導体材料の
領域２２とそれに隣接する不純物拡散領域との境界に形
成場れる。
領域３６との層はその領域３６と反対の導電形の不純物
拡散を受け、それによって不純物がデートストリップ２
４およびそのｒ−トストリップの両側の活性領域３６に
拡散することにより拡散ｒ−トと拡散ソースおよび拡散
ドレインの両顎域（図示せず）が形成される。非拡散チ
ャンネル領域は不純物拡散を受ける際のデートストリッ
プ２４のマスク作用によりｆ−）ストリップ下の活性領
域内に形成場れる。真性−外因性接合２８は多結晶シリ
コン層２０のマスク４４の下部の非ドープ半導体材料の
領域２２とそれに隣接する不純物拡散領域との境界に形
成場れる。
次に、チップ面積上に約１０．０００ Ａの厚さの絶縁
酸化層か形成され、マスクされフォトレジスト処理され
ることによって導電性相互接続個所が形成される。適当
な導電性相互接続個所には金輪被着物が形成される。
酸化層か形成され、マスクされフォトレジスト処理され
ることによって導電性相互接続個所が形成される。適当
な導電性相互接続個所には金輪被着物が形成される。
負荷インピーダンス装置の真性−外因性接合の非ドープ
真性半導体領域２２を電源ノード４２に直接電気的に接
続することにより、ｆ−）相互接続部乞な丁多結晶シリ
コン層２０は共通電源ノーＦに一気的に接続される。イ
ンビーダンス装置Ｒ１゜Ｒ２の代替実施例ではＷＬｌお
よび第２の拡散外因性領域でなるｆ−）相互接続部２４
．４３は中間の非ドープ真性半導体領域２２０両側の相
互接続部に拡散を行なうことによって形成されている。
真性半導体領域２２を電源ノード４２に直接電気的に接
続することにより、ｆ−）相互接続部乞な丁多結晶シリ
コン層２０は共通電源ノーＦに一気的に接続される。イ
ンビーダンス装置Ｒ１゜Ｒ２の代替実施例ではＷＬｌお
よび第２の拡散外因性領域でなるｆ−）相互接続部２４
．４３は中間の非ドープ真性半導体領域２２０両側の相
互接続部に拡散を行なうことによって形成されている。
その実施例においては、デート接続部（すなわち多結晶
シリコン層２０）と共通′電源ノード（−′ｆなわち金
属被着物４２）との電気的結合は第２の拡散外因性領域
４３を共通電源ノードに直接電気的に接続し、第１の拡
散外因性領域２４をトランジスタのドレインノードに電
気的に接続することによって行なわれる。
シリコン層２０）と共通′電源ノード（−′ｆなわち金
属被着物４２）との電気的結合は第２の拡散外因性領域
４３を共通電源ノードに直接電気的に接続し、第１の拡
散外因性領域２４をトランジスタのドレインノードに電
気的に接続することによって行なわれる。
不純物拡散の工程段階は通常の技術により、例えば、基
板の表面Ｙ １，１００℃付近の温度において必要な不
純物、例えばＰチャンネル装置の場合はホウ素、Ｎチャ
ンネル装置の場合はリンを含むガスにさらすことによっ
て行なわれる。
板の表面Ｙ １，１００℃付近の温度において必要な不
純物、例えばＰチャンネル装置の場合はホウ素、Ｎチャ
ンネル装置の場合はリンを含むガスにさらすことによっ
て行なわれる。
マスク４４はホウ素およびリンなどの不純物の拡散に対
して有効なマスクとなる窒化シリコンによって形成され
る。窒化シリコンはシランおよびアンモニアを過剰な水
素とともに、４００℃ないし１．Ｉ Ｄ ０℃の温度範
囲において熱分解反応δせることにより、相互接続部領
域２０上にｉ６δれる。この拡散段階の後、チップＴｋ
積上にｉ、ｏ ｏ 。
して有効なマスクとなる窒化シリコンによって形成され
る。窒化シリコンはシランおよびアンモニアを過剰な水
素とともに、４００℃ないし１．Ｉ Ｄ ０℃の温度範
囲において熱分解反応δせることにより、相互接続部領
域２０上にｉ６δれる。この拡散段階の後、チップＴｋ
積上にｉ、ｏ ｏ 。
Ｘの酸化物層が被着６れ、この酸化物層はさらに第５図
および第６図に示されているｖＤＤノードの金楓′＠、
に物４２を形成するために付与されるフォトレジストに
よってマスクされる。
および第６図に示されているｖＤＤノードの金楓′＠、
に物４２を形成するために付与されるフォトレジストに
よってマスクされる。
それぞれのトランジスタｆｈおよびＱ２のデート相互接
続部２４．４３はドレイン１１．ｔｓ、ノードに接着ち
れ、データノード１はＱｌのドレイン領域に導電性相互
接続材（図示せず）Ｋよって接続されて集積回路が形成
場れる。Ｑ、のドレイン領域とＱ、のデート相互接続部
２４との間に導電性相互接続乞形成することによってデ
ータノーｒ１が構成される。同様にして、Ｑ、２のトド
イン領域とＱｌの対応するデート相互接続部との間に導
電性相互接続を形成することによってデータノード２が
構成される。
続部２４．４３はドレイン１１．ｔｓ、ノードに接着ち
れ、データノード１はＱｌのドレイン領域に導電性相互
接続材（図示せず）Ｋよって接続されて集積回路が形成
場れる。Ｑ、のドレイン領域とＱ、のデート相互接続部
２４との間に導電性相互接続乞形成することによってデ
ータノーｒ１が構成される。同様にして、Ｑ、２のトド
イン領域とＱｌの対応するデート相互接続部との間に導
電性相互接続を形成することによってデータノード２が
構成される。
極低電流負荷装置Ｒ１，Ｒ２の直流インピーダンスは、
比較的少量の外因性不純物をこれらの装置の非ドーゾ真
性半導体領域２２を逸してその領域の材料が軽度にドー
プされた外因性領域に変換されるまで拡散することによ
っていくらか減らすことができる。このとき真性−外因
性接合２８は外因性−外因性接合４８に変換されるが、
後者は筒濃度の不純物領域と比較的低撫度の不純物領域
とが接合形成関係に配置されていることを％徴とする。
比較的少量の外因性不純物をこれらの装置の非ドーゾ真
性半導体領域２２を逸してその領域の材料が軽度にドー
プされた外因性領域に変換されるまで拡散することによ
っていくらか減らすことができる。このとき真性−外因
性接合２８は外因性−外因性接合４８に変換されるが、
後者は筒濃度の不純物領域と比較的低撫度の不純物領域
とが接合形成関係に配置されていることを％徴とする。
そ９場合、両不純物確度は同じ導電形のものでも逆導電
形のものでもよい。しかし、極高直流インピーダンスを
実現するためには、それらの不純物１１＆レベルが実質
的に相互に差ＹＮすることが本質的にＸ要である。
形のものでもよい。しかし、極高直流インピーダンスを
実現するためには、それらの不純物１１＆レベルが実質
的に相互に差ＹＮすることが本質的にＸ要である。
ここに述べたイオン打込み段階は通常のイオン打込み技
術例えは、米国特許第３，８９８，１０５号に開示され
ている技術によって遂行される。
術例えは、米国特許第３，８９８，１０５号に開示され
ている技術によって遂行される。
論理的「１」または論理的「０」のいずれかに対応する
データノード１および２における５ｖおよび ２．５ｖ
の動作範囲において予備モードでの４３ ｍＷの設計負
荷度を考慮に入れると、４にビット（４０９６ビツト）
のメモリでは各ビットが０．０１ ｍ１Ｍの電力を消費
する。５ｖ％へではインピーダンス負荷装置Ｒよｅ ”
２によって１負荷装置あたり２μＡ以下の電流が供給さ
れなくてはならない。従って低負荷装置Ｒ１およびＲ，
のインピーダンス範囲の下限として２．５ Ｍｒｌとい
う値がでる。トランジスタＱｌおよびＱ２の予想される
最大漏洩に対応するインピーダンス範囲の上限は、２．
５ ＶＹ １０ ｎＡ （Ｑｌおよびｑ２に対し予想さ
れる最大漏洩電流）で割ることによって２５０１４［１
となることがわかる。非ドープ多結晶シリコン領域２２
の純度および多結晶シリコン層２０ＯＮ形外因性ドーピ
ングを注意深く制御することにより、−屋の温度範囲内
において消費電流量が最小となるメモリセルを実現する
ため、Ｒ１およびＲ２の抵抗値な、最大許容電力値およ
び上昇した動作温度における最大予想漏洩電流値の条件
からＲ１とＲ２の抵抗値ヲ２．５ないし２５０Ｍ０の範
囲で制御１″′ｆることができる。
データノード１および２における５ｖおよび ２．５ｖ
の動作範囲において予備モードでの４３ ｍＷの設計負
荷度を考慮に入れると、４にビット（４０９６ビツト）
のメモリでは各ビットが０．０１ ｍ１Ｍの電力を消費
する。５ｖ％へではインピーダンス負荷装置Ｒよｅ ”
２によって１負荷装置あたり２μＡ以下の電流が供給さ
れなくてはならない。従って低負荷装置Ｒ１およびＲ，
のインピーダンス範囲の下限として２．５ Ｍｒｌとい
う値がでる。トランジスタＱｌおよびＱ２の予想される
最大漏洩に対応するインピーダンス範囲の上限は、２．
５ ＶＹ １０ ｎＡ （Ｑｌおよびｑ２に対し予想さ
れる最大漏洩電流）で割ることによって２５０１４［１
となることがわかる。非ドープ多結晶シリコン領域２２
の純度および多結晶シリコン層２０ＯＮ形外因性ドーピ
ングを注意深く制御することにより、−屋の温度範囲内
において消費電流量が最小となるメモリセルを実現する
ため、Ｒ１およびＲ２の抵抗値な、最大許容電力値およ
び上昇した動作温度における最大予想漏洩電流値の条件
からＲ１とＲ２の抵抗値ヲ２．５ないし２５０Ｍ０の範
囲で制御１″′ｆることができる。
第１図は本発明の応用例のメモリセルン便用しているＲ
ＡＭの一部のブロック回路図、第２図は第 。 １図のメモリセルの電気回路図、第６図は第２図の回路
の基板上の配置図、第４図は第３図のＩＶ −■−にお
ける立断面図、第５図は本発明に従って構成された負荷
インピーダンス装置を有するｒ−ト相互接続部の好適実
施例の断面図、第６図は負荷インピーダンス装置の他の
実施例によるデート相互接続部の断面図、第７Ａ図、第
７Ｂ図、第８Ａ図、第８Ｂ図、第９Ａ図、第９Ｂ図、第
１０Ａ図、および第１０Ｂ図は不発明に従って構成され
た負荷インピーダンス装置の他の実施例の断面図である
。 ２０・・真性多結晶シリコン半導体層、２２・・・第１
導電路、２４，４３・・・第２導電路、２８・・・真性
−外因性接合。 代理人 浅 村 皓 外６名 ＦＩＧ、３ ＦＩＧ、６
ＡＭの一部のブロック回路図、第２図は第 。 １図のメモリセルの電気回路図、第６図は第２図の回路
の基板上の配置図、第４図は第３図のＩＶ −■−にお
ける立断面図、第５図は本発明に従って構成された負荷
インピーダンス装置を有するｒ−ト相互接続部の好適実
施例の断面図、第６図は負荷インピーダンス装置の他の
実施例によるデート相互接続部の断面図、第７Ａ図、第
７Ｂ図、第８Ａ図、第８Ｂ図、第９Ａ図、第９Ｂ図、第
１０Ａ図、および第１０Ｂ図は不発明に従って構成され
た負荷インピーダンス装置の他の実施例の断面図である
。 ２０・・真性多結晶シリコン半導体層、２２・・・第１
導電路、２４，４３・・・第２導電路、２８・・・真性
−外因性接合。 代理人 浅 村 皓 外６名 ＦＩＧ、３ ＦＩＧ、６
Claims (1)
- （１）単結晶半導体材料の基板表面の部分上ＫＩＰ３緻
層が被着されている前記基板上につくられた半導体イン
ピーダンス構造において、前記絶縁層の一部の上に置か
れ、第１の導電路を画定する実質的に真性の多結晶半纏
体材料の一体化基体と、該一体化基体の第１の領域内に
置かれ、第２導電路を画定する第１導電形の外因性不純
物のドープ領域とをそなえ、ＩＩｔｒ記外因性不純物ド
ープ領域と前記真性一体化基体との境界によって真性−
外因性接合か゛画定され、前記第１導電路とＩＩ前記第
２導電路と力Ｐ前記真性−外因性接合を通る電流に対す
る直列の電気的通路を画定することを特徴とする半導体
インピーダンス構造。 （２（単結晶半導体材料の基板上に半導体インピーダン
ス構造を製作するための方法であって、前記基板の表面
上に熱酸化物の層を成長する段階と、 該熱酸化物層上に窒化物層を被着する段階と、結合した
前記窒化物１ｆｌと前記酸化物層の両層上にマスクを形
成し、フォトレジストな施し又活性領域とフィールド領
域１ｋｌ！ＩＩ定する段階と、前記フィールド領域から
前記窒化物層を除去する段階と、 前記フィールド領域内に第１導電形のイオン不純物を打
込む段階と、 前記活性領域からフォトレジストを除去するま階と、 前記フィールド領域上に熱酸化物の鳩を成長させる段階
と、 前記活性領域上の窒化物層と酸化物１−を除去する段階
と、 デート酸化物上に、ドープされていない半纏体材料の層
を被着する段階と、 前記ドープされていない半導体材料層をマスクしかつフ
ォトレジスト処理してデート相互接続部′？：壱するデ
ートストリップを画定する段階と、前記ドープされてい
ないデート相互接続部上に拡散防止層を被着する段階と
、 ｙ＃Ｊ記拡散防止層をマスクし、フォトレジスト処理す
ることにより極低電流負荷インピーダンス装置の位置を
画定する段階と、 前記活性領域から酸化物層を除去してドレイン憤城とソ
ース鎖板の位置を画定する段階と、前記ドープされてい
ない半導体材料層のマスクされていない部分と前記活性
領域に不純物を拡散する段階とを含み、それにより、前
記？−）ストリップ内とデートストリップのいずれかの
側の基板の活性領域内に不純物を拡散することによって
拡散ｒ−）と拡散ソース領域と拡散ドレイン領域を形成
し、前記デート酸化物と前記デートス） ＩＪツゾの下
部の活性領域内に非拡散チャンネル領域を形成し、マス
ク下のドープされていない半導体材料層と隣接不純物拡
散領域との境界のデート相互接続部に真性−外因性接合
を形成することを特徴とする半導体インピーダンス４１
１Ｉ造の一製作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74381076A | 1976-11-22 | 1976-11-22 | |
| US743810 | 1976-11-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5886763A true JPS5886763A (ja) | 1983-05-24 |
Family
ID=24990283
Family Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13978177A Pending JPS5389382A (en) | 1976-11-22 | 1977-11-21 | Ic memory and method of producing same |
| JP57182678A Pending JPS5886763A (ja) | 1976-11-22 | 1982-10-18 | 半導体インピ−ダンス構造とその製作方法 |
| JP1985060174U Pending JPS60181055U (ja) | 1976-11-22 | 1985-04-22 | 半導体インピーダンス構造 |
| JP1985100415U Pending JPS6159360U (ja) | 1976-11-22 | 1985-07-01 | |
| JP3200925A Expired - Lifetime JP2692439B2 (ja) | 1976-11-22 | 1991-08-09 | 集積回路２進メモリセル |
| JP3200909A Expired - Lifetime JP2696110B2 (ja) | 1976-11-22 | 1991-08-09 | 半導体インピーダンス装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13978177A Pending JPS5389382A (en) | 1976-11-22 | 1977-11-21 | Ic memory and method of producing same |
Family Applications After (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985060174U Pending JPS60181055U (ja) | 1976-11-22 | 1985-04-22 | 半導体インピーダンス構造 |
| JP1985100415U Pending JPS6159360U (ja) | 1976-11-22 | 1985-07-01 | |
| JP3200925A Expired - Lifetime JP2692439B2 (ja) | 1976-11-22 | 1991-08-09 | 集積回路２進メモリセル |
| JP3200909A Expired - Lifetime JP2696110B2 (ja) | 1976-11-22 | 1991-08-09 | 半導体インピーダンス装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (6) | JPS5389382A (ja) |
| DE (1) | DE2751481C2 (ja) |
| FR (2) | FR2382744A1 (ja) |
| GB (2) | GB1597726A (ja) |
| IT (1) | IT1090938B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4453175A (en) * | 1979-09-19 | 1984-06-05 | Tokyo Shibaura Denki Kabushiki Kaisha | MOS Static RAM layout with polysilicon resistors over FET gates |
| EP0032608A1 (en) * | 1980-01-22 | 1981-07-29 | Mostek Corporation | Column line powered static ram cell |
| JPS57130461A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor memory storage |
| US4446613A (en) * | 1981-10-19 | 1984-05-08 | Intel Corporation | Integrated circuit resistor and method of fabrication |
| JPS61134054A (ja) * | 1984-12-04 | 1986-06-21 | Nec Corp | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3576478A (en) * | 1969-07-22 | 1971-04-27 | Philco Ford Corp | Igfet comprising n-type silicon substrate, silicon oxide gate insulator and p-type polycrystalline silicon gate electrode |
| GB1318856A (en) * | 1971-03-18 | 1973-05-31 | Ferranti Ltd | Semiconductor devices |
| JPS5710578B2 (ja) * | 1972-06-20 | 1982-02-26 | ||
| GB1391959A (en) * | 1972-07-20 | 1975-04-23 | Ferranti Ltd | Semiconductor devices |
| JPS584459B2 (ja) | 1973-06-01 | 1983-01-26 | 株式会社日立製作所 | フリツプフロツプ回路装置 |
| GB1501114A (en) * | 1974-04-25 | 1978-02-15 | Rca Corp | Method of making a semiconductor device |
| CH581904A5 (ja) * | 1974-08-29 | 1976-11-15 | Centre Electron Horloger | |
| DE2760086C2 (ja) * | 1976-07-26 | 1988-02-18 | Hitachi, Ltd., Tokio/Tokyo, Jp |
-
1977
- 1977-11-18 DE DE2751481A patent/DE2751481C2/de not_active Expired
- 1977-11-21 JP JP13978177A patent/JPS5389382A/ja active Pending
- 1977-11-21 GB GB39787/78A patent/GB1597726A/en not_active Expired
- 1977-11-21 GB GB48383/77A patent/GB1597725A/en not_active Expired
- 1977-11-21 IT IT51886/77A patent/IT1090938B/it active
- 1977-11-22 FR FR7735027A patent/FR2382744A1/fr active Granted
-
1978
- 1978-06-21 FR FR7818586A patent/FR2382771A1/fr active Granted
-
1982
- 1982-10-18 JP JP57182678A patent/JPS5886763A/ja active Pending
-
1985
- 1985-04-22 JP JP1985060174U patent/JPS60181055U/ja active Pending
- 1985-07-01 JP JP1985100415U patent/JPS6159360U/ja active Pending
-
1991
- 1991-08-09 JP JP3200925A patent/JP2692439B2/ja not_active Expired - Lifetime
- 1991-08-09 JP JP3200909A patent/JP2696110B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2382771B1 (ja) | 1985-04-19 |
| GB1597725A (en) | 1981-09-09 |
| DE2751481C2 (de) | 1986-10-23 |
| GB1597726A (en) | 1981-09-09 |
| FR2382744A1 (fr) | 1978-09-29 |
| JPH06188389A (ja) | 1994-07-08 |
| JP2696110B2 (ja) | 1998-01-14 |
| FR2382744B1 (ja) | 1984-01-06 |
| JP2692439B2 (ja) | 1997-12-17 |
| FR2382771A1 (fr) | 1978-09-29 |
| JPS6159360U (ja) | 1986-04-21 |
| IT1090938B (it) | 1985-06-26 |
| JPS5389382A (en) | 1978-08-05 |
| JPS60181055U (ja) | 1985-12-02 |
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| DE2751481A1 (de) | 1978-06-08 |
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