JPH06188389A - 集積回路２進メモリセル - Google Patents
集積回路２進メモリセルInfo
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Abstract
(57)【要約】
【目的】 小型で且つ確実に記憶データを保持可能な集
積回路２進メモリセルを提供する。 【構成】 ドレイン電源ノードＶDDとソース電源ノード
Ｖssとの間に、インピーダンス装置Ｒ1 ，Ｒ2 と絶縁ゲ
ート電界効果トランジスタＱ1 ，Ｑ2 とを夫々直列的に
接続し、トランジスタＱ1 のゲートをデータノード
「２」へ接続し、一方トランジスタＱ2 のゲートをデー
タノード「１」へ接続してメモリセル１０が形成されて
いる。各インピーダンス装置は、実質的に真性な領域２
２とドープ領域２４との境界２８によって画定された真
性−外因性接合を有している。 【効果】 インピーダンス装置は所定の消費電力条件を
超えることがないように十分に大きな抵抗値を与えるこ
とが可能であると共に、データノードにおけるデータが
失われないようにリーク電流を超えた微少電流を与える
ことが可能であり、データ保持特性に優れ極めて小型の
セルとすることが可能。インピーダンス装置はメモリセ
ルの温度係数と同じく負極性であるから、消費電力を一
定の動作温度範囲内で最小に設計可能。
積回路２進メモリセルを提供する。 【構成】 ドレイン電源ノードＶDDとソース電源ノード
Ｖssとの間に、インピーダンス装置Ｒ1 ，Ｒ2 と絶縁ゲ
ート電界効果トランジスタＱ1 ，Ｑ2 とを夫々直列的に
接続し、トランジスタＱ1 のゲートをデータノード
「２」へ接続し、一方トランジスタＱ2 のゲートをデー
タノード「１」へ接続してメモリセル１０が形成されて
いる。各インピーダンス装置は、実質的に真性な領域２
２とドープ領域２４との境界２８によって画定された真
性−外因性接合を有している。 【効果】 インピーダンス装置は所定の消費電力条件を
超えることがないように十分に大きな抵抗値を与えるこ
とが可能であると共に、データノードにおけるデータが
失われないようにリーク電流を超えた微少電流を与える
ことが可能であり、データ保持特性に優れ極めて小型の
セルとすることが可能。インピーダンス装置はメモリセ
ルの温度係数と同じく負極性であるから、消費電力を一
定の動作温度範囲内で最小に設計可能。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート半導体電界効
果トランジスタ技術を利用してモノリシック半導体チッ
プ上に製造される種類のランダムアクセスメモリ（ＲＡ
Ｍ）に関し、特に、ドレイン電源ノードからメモリセル
内の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）の
チャンネルへ流れる極低電流を導通させるためのインピ
ーダンス装置を有する集積回路２進メモリセルに関す
る。
果トランジスタ技術を利用してモノリシック半導体チッ
プ上に製造される種類のランダムアクセスメモリ（ＲＡ
Ｍ）に関し、特に、ドレイン電源ノードからメモリセル
内の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）の
チャンネルへ流れる極低電流を導通させるためのインピ
ーダンス装置を有する集積回路２進メモリセルに関す
る。
【０００２】
【従来の技術】ディジタルメモリは、記憶すべきコンピ
ュータ語の夫々のビットに対して外部信号により２つの
相異なる状態の一方にセットできる個別の物理的メモリ
セルをそなえなければならない。そのセルはセットされ
た状態に無期限に保持されるか、または他の外部信号に
よって他の状態に変えられるまでそのセット状態を持続
する必要がある。メモリセルの２つの相異なる状態はそ
の状態に保持されるのに外部エネルギ源を要しない自然
発生的状態であることが可能である。また、記憶状態を
保持するために外部付勢を必要とする揮発性メモリ素子
を使用することも可能である。そのようなメモリ素子の
周知例は半導体装置を用いた双安定回路である。これら
の装置では、記憶された情報の劣化または完全消失が起
らないようにするために、連続的な電力供給すなわち持
続的な電力供給が必要である。
ュータ語の夫々のビットに対して外部信号により２つの
相異なる状態の一方にセットできる個別の物理的メモリ
セルをそなえなければならない。そのセルはセットされ
た状態に無期限に保持されるか、または他の外部信号に
よって他の状態に変えられるまでそのセット状態を持続
する必要がある。メモリセルの２つの相異なる状態はそ
の状態に保持されるのに外部エネルギ源を要しない自然
発生的状態であることが可能である。また、記憶状態を
保持するために外部付勢を必要とする揮発性メモリ素子
を使用することも可能である。そのようなメモリ素子の
周知例は半導体装置を用いた双安定回路である。これら
の装置では、記憶された情報の劣化または完全消失が起
らないようにするために、連続的な電力供給すなわち持
続的な電力供給が必要である。
【０００３】大規模集積回路（ＬＳＩ）技術により、シ
リコンの単一チップにそのようなメモリ素子の大規模な
配列が構成されるようになった。代表的にはＭＯＳ技術
を用いたこれらのメモリセルは通常の双安定構造を有す
る多部品回路から成る。半導体双安定素子は記憶情報の
保持のため一定の電源を必要とするので、この種のメモ
リは本来揮発性メモリである。ある応用においては、電
力の中断によってデータが回復不能なように失われない
ことが本質的に重要である。それらの場合には、電池に
よる予備電力を用い、本質的に直流の電力が不意に中断
した場合にその電池がメモリ装置の電源ノードに電力を
供給するように接続され、予備モードでメモリが動作し
ている間電力を供給するようにすればよい。
リコンの単一チップにそのようなメモリ素子の大規模な
配列が構成されるようになった。代表的にはＭＯＳ技術
を用いたこれらのメモリセルは通常の双安定構造を有す
る多部品回路から成る。半導体双安定素子は記憶情報の
保持のため一定の電源を必要とするので、この種のメモ
リは本来揮発性メモリである。ある応用においては、電
力の中断によってデータが回復不能なように失われない
ことが本質的に重要である。それらの場合には、電池に
よる予備電力を用い、本質的に直流の電力が不意に中断
した場合にその電池がメモリ装置の電源ノードに電力を
供給するように接続され、予備モードでメモリが動作し
ている間電力を供給するようにすればよい。
【０００４】半導体記憶装置の直接的な利点は、実装密
度が高いこと、必要電力が少ないことである。この応用
分野においては、絶縁ゲートＭＯＳトランジスタが特に
利用されてきたがそのわけは、それが要する基板面積が
小さく、従って実装密度が増大し、さらに、極低電力レ
ベルで動作ができるからである。ＩＧＦＥＴを利用した
公知のメモリセル回路には、米国特許第３，９６７，２
５２号に開示されている交差結合インバータ段がある。
その回路においては、１対のＭＯＳＦＥＴの両ゲートが
真データノードと補数データノードと交差結合されてい
る。セルに記憶された情報はインピーダンス装置によっ
て保持されるようになっている。すなわち、インピーダ
ンス装置はデータノードに接続されてトランジスタのゲ
ート電圧をセルの論理内容に対応する所定レベルに保持
する。セルの各インバータは駆動トランジスタと負荷イ
ンピーダンス装置とから構成されている。上記参照特許
に示されている回路においては、負荷インピーダンス装
置はＭＯＳＦＥＴを含んでいる。それ以前の回路では、
代表的には、１０〜２０Ω／□の拡散抵抗を有するイン
ピーダンス装置が利用されていた。しかし、ＭＯＳＦＥ
Ｔは２０，０００Ω／□を与えることができ、１００，
０００ないし２００，０００Ω程度の実用的抵抗値を与
えることができるのでＭＯＳＦＥＴの方が利用されるよ
うになってきた。
度が高いこと、必要電力が少ないことである。この応用
分野においては、絶縁ゲートＭＯＳトランジスタが特に
利用されてきたがそのわけは、それが要する基板面積が
小さく、従って実装密度が増大し、さらに、極低電力レ
ベルで動作ができるからである。ＩＧＦＥＴを利用した
公知のメモリセル回路には、米国特許第３，９６７，２
５２号に開示されている交差結合インバータ段がある。
その回路においては、１対のＭＯＳＦＥＴの両ゲートが
真データノードと補数データノードと交差結合されてい
る。セルに記憶された情報はインピーダンス装置によっ
て保持されるようになっている。すなわち、インピーダ
ンス装置はデータノードに接続されてトランジスタのゲ
ート電圧をセルの論理内容に対応する所定レベルに保持
する。セルの各インバータは駆動トランジスタと負荷イ
ンピーダンス装置とから構成されている。上記参照特許
に示されている回路においては、負荷インピーダンス装
置はＭＯＳＦＥＴを含んでいる。それ以前の回路では、
代表的には、１０〜２０Ω／□の拡散抵抗を有するイン
ピーダンス装置が利用されていた。しかし、ＭＯＳＦＥ
Ｔは２０，０００Ω／□を与えることができ、１００，
０００ないし２００，０００Ω程度の実用的抵抗値を与
えることができるのでＭＯＳＦＥＴの方が利用されるよ
うになってきた。
【０００５】従来の拡散抵抗より小さい表面積を用いて
もＭＯＳ技術によれば単一モノリシックチップに他の方
法によるよりも複雑な回路を実現することができる。低
電流負荷装置への応用においては、デプレションＭＯＳ
ＦＥＴのゲートをソースに接続すると占有基板面積が小
さくなる。しかし、極低電流負荷への応用においては、
ゲートをソースに接続したデプレション・トランジスタ
はマイクロアンペア台の負荷範囲において、６．４５×
１０-4ｍｍ2 （１平方ミル）の数倍の面積を占有する。
もＭＯＳ技術によれば単一モノリシックチップに他の方
法によるよりも複雑な回路を実現することができる。低
電流負荷装置への応用においては、デプレションＭＯＳ
ＦＥＴのゲートをソースに接続すると占有基板面積が小
さくなる。しかし、極低電流負荷への応用においては、
ゲートをソースに接続したデプレション・トランジスタ
はマイクロアンペア台の負荷範囲において、６．４５×
１０-4ｍｍ2 （１平方ミル）の数倍の面積を占有する。
【０００６】米国特許第３，９６７，２５２号に示され
ているスタティックランダムアクセスメモリ・セルに
は、２個の交差結合インバータと２個のトランスファ抵
抗、すなわち２個の負荷装置と４個のトランジスタが存
在する。１ＫのスタティックＲＡＭにおいては、１０２
４個のメモリセルが全チップ面積の約４０％を占有する
が、４ＫのスタティックＲＡＭにおいては、４０９６個
のセルはチップの僅かに多い百分率を占めるに過ぎな
い。チップ面積をできるだけ小さく、また消費電力をで
きるだけ小さくするためには、各インバータのスタティ
ックセル内の２個の負荷装置が比較的小面積で、かつ極
低電流を用いるものでなければならない。負荷装置とし
てデプレション・トランジスタを用いることの１つの欠
点は、活性領域の物理的大きさが減少するのに伴って逆
ゲートバイアスによる基板効果が一般に増大することで
ある。負荷抵抗としてＭＯＳ装置を用いることのもう１
つの欠点はソースから基板への逆バイアス電圧に関連し
た基板効果によりＭＯＳ装置の示す抵抗が基本的に制限
されることである。この装置は１００ＫΩないし２００
ＫΩ程度の実用的抵抗値を与えるが極低電力消費のある
種の応用においては、１ＭΩないし１００ＭΩの範囲の
抵抗を示す負荷装置を用いることが望ましい。
ているスタティックランダムアクセスメモリ・セルに
は、２個の交差結合インバータと２個のトランスファ抵
抗、すなわち２個の負荷装置と４個のトランジスタが存
在する。１ＫのスタティックＲＡＭにおいては、１０２
４個のメモリセルが全チップ面積の約４０％を占有する
が、４ＫのスタティックＲＡＭにおいては、４０９６個
のセルはチップの僅かに多い百分率を占めるに過ぎな
い。チップ面積をできるだけ小さく、また消費電力をで
きるだけ小さくするためには、各インバータのスタティ
ックセル内の２個の負荷装置が比較的小面積で、かつ極
低電流を用いるものでなければならない。負荷装置とし
てデプレション・トランジスタを用いることの１つの欠
点は、活性領域の物理的大きさが減少するのに伴って逆
ゲートバイアスによる基板効果が一般に増大することで
ある。負荷抵抗としてＭＯＳ装置を用いることのもう１
つの欠点はソースから基板への逆バイアス電圧に関連し
た基板効果によりＭＯＳ装置の示す抵抗が基本的に制限
されることである。この装置は１００ＫΩないし２００
ＫΩ程度の実用的抵抗値を与えるが極低電力消費のある
種の応用においては、１ＭΩないし１００ＭΩの範囲の
抵抗を示す負荷装置を用いることが望ましい。
【０００７】
【発明が解決しようとする課題】本発明は、従来のＭＯ
Ｓ負荷装置によって与えられる抵抗よりもはるかに大き
い抵抗を示す極低電流負荷装置であって、基板の比較的
小さい表面積を占有し逆バイアス状態によって悪影響を
受けないような極低電流負荷装置を具備した集積回路２
進メモリセルを提供することを目的とする。
Ｓ負荷装置によって与えられる抵抗よりもはるかに大き
い抵抗を示す極低電流負荷装置であって、基板の比較的
小さい表面積を占有し逆バイアス状態によって悪影響を
受けないような極低電流負荷装置を具備した集積回路２
進メモリセルを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の一態様によれ
ば、本発明は各２進論理状態に対応する直流インピーダ
ンス路を与える真データと補数データの入出力ノードを
有する２進メモリセルとの関連において実施される。こ
のメモリセルはさらにデータノードをソース電源ノード
に電気的に接続するチャンネルを有する第１及び第２の
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を有す
る。それらのトランジスタのゲートはデータノードに電
気的に交差結合されている。これらのデータノードはド
レイン電源ノードを第１及び第２のデータノードに夫々
電気的に接続する第１及び第２のインピーダンス装置に
よって、夫々の２進論理状態に対応する基準電圧まで充
電される。各インピーダンス装置は実質的に純粋な真性
半導体材料とその真性半導体材料の領域内に配置された
外因性不純物拡散領域との境界によりつくられる真性−
外因性接合を有する半導体構造である。真性半導体材料
は基板と同じ単体半導体形のものであるが、その導電度
の大きさは外因性半導体材料より実質的に小さい。外因
性半導体材料はＮ形でもＰ形でもよい。
ば、本発明は各２進論理状態に対応する直流インピーダ
ンス路を与える真データと補数データの入出力ノードを
有する２進メモリセルとの関連において実施される。こ
のメモリセルはさらにデータノードをソース電源ノード
に電気的に接続するチャンネルを有する第１及び第２の
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を有す
る。それらのトランジスタのゲートはデータノードに電
気的に交差結合されている。これらのデータノードはド
レイン電源ノードを第１及び第２のデータノードに夫々
電気的に接続する第１及び第２のインピーダンス装置に
よって、夫々の２進論理状態に対応する基準電圧まで充
電される。各インピーダンス装置は実質的に純粋な真性
半導体材料とその真性半導体材料の領域内に配置された
外因性不純物拡散領域との境界によりつくられる真性−
外因性接合を有する半導体構造である。真性半導体材料
は基板と同じ単体半導体形のものであるが、その導電度
の大きさは外因性半導体材料より実質的に小さい。外因
性半導体材料はＮ形でもＰ形でもよい。
【０００９】代表的なドレイン電源電圧ＶDDの値（例え
ば、直流５Ｖ）に対し、各交差結合トランジスタの全漏
洩電流はピコアンペアの範囲にあるが、真性−外因性接
合インピーダンス装置によって導かれる電流はナノアン
ペアの範囲にある。従って、この低電流負荷インピーダ
ンス装置はメモリセル内のＰ−Ｎ接合における漏洩に十
分打ち勝つ電流を供給でき、それによってゲートバイア
スを保持しセルの論理内容を保持することができる。こ
のインピーダンス装置の温度係数はメモリセル接合の温
度係数と同じ極性をもつことを特徴とするので、低電流
負荷装置はメモリセル・トランジスタの漏洩電流の温度
変化を「追跡」することになる。そのため、メモリセル
によって消費される電力は一定の動作温度範囲内におい
て最小値になるように設計することができる。従来の高
抵抗拡散抵抗によっては同じ温度範囲内における最小電
流の設計ができないことに注意すべきである。その理由
はメモリセル・トランジスタのドレインにおける漏洩電
流が温度と共に増大するのに反して従来の拡散抵抗を流
れる電流は減少するからである。
ば、直流５Ｖ）に対し、各交差結合トランジスタの全漏
洩電流はピコアンペアの範囲にあるが、真性−外因性接
合インピーダンス装置によって導かれる電流はナノアン
ペアの範囲にある。従って、この低電流負荷インピーダ
ンス装置はメモリセル内のＰ−Ｎ接合における漏洩に十
分打ち勝つ電流を供給でき、それによってゲートバイア
スを保持しセルの論理内容を保持することができる。こ
のインピーダンス装置の温度係数はメモリセル接合の温
度係数と同じ極性をもつことを特徴とするので、低電流
負荷装置はメモリセル・トランジスタの漏洩電流の温度
変化を「追跡」することになる。そのため、メモリセル
によって消費される電力は一定の動作温度範囲内におい
て最小値になるように設計することができる。従来の高
抵抗拡散抵抗によっては同じ温度範囲内における最小電
流の設計ができないことに注意すべきである。その理由
はメモリセル・トランジスタのドレインにおける漏洩電
流が温度と共に増大するのに反して従来の拡散抵抗を流
れる電流は減少するからである。
【００１０】本発明によれば、絶縁層の表面上に実質的
に真性な半導体材料の層を被着することにより極低電流
負荷装置が構成され、それによりＩＧＦＥＴのドレイン
拡散ノードとドレイン電源ノードとの間に導電性相互接
続ができる。真性相互接続層の選択された表面領域に形
成されたマスクを通して、そのマスクによって露出され
ている区域の下の真性半導体材料が外因性導電形に変換
されるまで不純物を拡散させることによってドレイン拡
散ノードとドレイン電源ノードとの中間の選択位置に真
性−外因性接合が形成される。
に真性な半導体材料の層を被着することにより極低電流
負荷装置が構成され、それによりＩＧＦＥＴのドレイン
拡散ノードとドレイン電源ノードとの間に導電性相互接
続ができる。真性相互接続層の選択された表面領域に形
成されたマスクを通して、そのマスクによって露出され
ている区域の下の真性半導体材料が外因性導電形に変換
されるまで不純物を拡散させることによってドレイン拡
散ノードとドレイン電源ノードとの中間の選択位置に真
性−外因性接合が形成される。
【００１１】好適な実施例においては、各インピーダン
ス装置はアイソプレーナシリコンゲートプロセスにおい
てドレイン電源ノードを選択されたデータノードの１つ
に相互接続する多結晶シリコンストリップの一体化部分
として形成される。多結晶シリコンストリップの部分は
選択されたデータノードから延長してそのデータノード
が交差結合するゲートを形成する。
ス装置はアイソプレーナシリコンゲートプロセスにおい
てドレイン電源ノードを選択されたデータノードの１つ
に相互接続する多結晶シリコンストリップの一体化部分
として形成される。多結晶シリコンストリップの部分は
選択されたデータノードから延長してそのデータノード
が交差結合するゲートを形成する。
【００１２】シリコンの真性−外因性接合による直流イ
ンピーダンスは逆バイアス時１，０００ＭΩに近づく。
このインピーダンスは比較的少量の不純物を真性半導体
領域を通して、その領域が軽度にドープされた外因性領
域に変換されるまで拡散することによって減らすことが
できる。この方法によれば、真性−外因性接合は高濃度
の不純物領域が比較的低濃度の不純物領域と接合を形成
する関係に配置されていることを特徴とする外因性−外
因性接合に変換される。その場合、両不純物濃度は同じ
導電形のものでも逆導電形のものでもよい。
ンピーダンスは逆バイアス時１，０００ＭΩに近づく。
このインピーダンスは比較的少量の不純物を真性半導体
領域を通して、その領域が軽度にドープされた外因性領
域に変換されるまで拡散することによって減らすことが
できる。この方法によれば、真性−外因性接合は高濃度
の不純物領域が比較的低濃度の不純物領域と接合を形成
する関係に配置されていることを特徴とする外因性−外
因性接合に変換される。その場合、両不純物濃度は同じ
導電形のものでも逆導電形のものでもよい。
【００１３】
【実施例】以下、本発明を絶縁ゲート電界効果トランジ
スタ技術を用いて単一モノリシック・チップ上に製作さ
れる種類のＲＡＭと組み合わせて説明する。ここに開示
する構造は単一半導体チップ上に製作できるものであ
り、主としてそのような製作のために意図されている。
スタ技術を用いて単一モノリシック・チップ上に製作さ
れる種類のＲＡＭと組み合わせて説明する。ここに開示
する構造は単一半導体チップ上に製作できるものであ
り、主としてそのような製作のために意図されている。
【００１４】図１および図２には、本発明に従って構成
された回路を用いたＲＡＭの一部が示されている。
された回路を用いたＲＡＭの一部が示されている。
【００１５】図１のＲＡＭの一部は複数のスタティック
メモリセル１０を有しているが、これらは従来方法で行
列をなして配列された多数のそのようなセルのアレイの
一部である。メモリセル１０は同列に配置され、相補デ
ータバスＤ，Ｄ に接合されている。（尚、英文字の後
のアンダーラインはその補数を表わし、オーバーライン
と同じ意味である。）メモリセル１０は相異なる行に配
置されているので、これらのセルは相異なる行線ＲＡ1
およびＲＡ2 によって夫々アドレス指定すなわち動作可
能にされる。行アドレス線ＲＡ1 は第１行の全てのメモ
リセルを動作可能にし、行アドレス線ＲＡ2 は第２行の
全てのメモリセルを動作可能にする。検出増幅器兼レベ
ルシフタが全体として参照番号１２によって示されてお
り、列バスＤおよびＤ に接続されている。検出増幅器
１２は任意の従来形のもの、例えば米国特許第３，９６
７，２５２号に開示されているものでよい。書込制御回
路１４および１６は書込サイクル中通常の方法により夫
々列バスＤおよびＤ を駆動するように接続されている。
列動作可能化装置（図示せず）を設けて相異なる列バス
の対を単一の検出増幅器に接続するようにしてもよく、
また夫々の列バス対に対して別個の検出増幅器を設けて
もよい。
メモリセル１０を有しているが、これらは従来方法で行
列をなして配列された多数のそのようなセルのアレイの
一部である。メモリセル１０は同列に配置され、相補デ
ータバスＤ，Ｄ に接合されている。（尚、英文字の後
のアンダーラインはその補数を表わし、オーバーライン
と同じ意味である。）メモリセル１０は相異なる行に配
置されているので、これらのセルは相異なる行線ＲＡ1
およびＲＡ2 によって夫々アドレス指定すなわち動作可
能にされる。行アドレス線ＲＡ1 は第１行の全てのメモ
リセルを動作可能にし、行アドレス線ＲＡ2 は第２行の
全てのメモリセルを動作可能にする。検出増幅器兼レベ
ルシフタが全体として参照番号１２によって示されてお
り、列バスＤおよびＤ に接続されている。検出増幅器
１２は任意の従来形のもの、例えば米国特許第３，９６
７，２５２号に開示されているものでよい。書込制御回
路１４および１６は書込サイクル中通常の方法により夫
々列バスＤおよびＤ を駆動するように接続されている。
列動作可能化装置（図示せず）を設けて相異なる列バス
の対を単一の検出増幅器に接続するようにしてもよく、
また夫々の列バス対に対して別個の検出増幅器を設けて
もよい。
【００１６】図２はメモリセル１０の電気的模式図を示
す。２進メモリセル１０は第１、第２の相補データの入
出力ノード１および２を有し、これらのノードは２進論
理状態の夫々に対応する直流インピーダンス路および比
較的高インピーダンスの直流インピーダンス路をつくっ
ている。第１、第２のインピーダンス装置Ｒ1 およびＲ
2 はドレイン電源ノードＶDDを第１、第２のデータノー
ド１，２に夫々接続する。インピーダンス装置Ｒ1 およ
びＲ2 の構造については詳細に後述する。メモリセル１
０はさらに１対の交差結合した絶縁ゲート電界効果トラ
ンジスタＱ1 およびＱ2 を有している。データノード
１，２はトランジスタＱ1 およびＱ2 のゲートによって
夫々交差結合され、また動作可能化トランジスタＱ3 お
よびＱ4 によって夫々列バスＤおよびＤ に接続されて
いる。動作可能化トランジスタＱ3及びＱ4 のゲートは
対応する行アドレス線ＲＡ1 に接続されている。トラン
ジスタＱ1 及びＱ2 およびＱ2 のドレインソース端子間
のチャネルは導通状態にある時は夫々のデータノード
１，２をソース電源ノードＶssに電気的に接続する。
す。２進メモリセル１０は第１、第２の相補データの入
出力ノード１および２を有し、これらのノードは２進論
理状態の夫々に対応する直流インピーダンス路および比
較的高インピーダンスの直流インピーダンス路をつくっ
ている。第１、第２のインピーダンス装置Ｒ1 およびＲ
2 はドレイン電源ノードＶDDを第１、第２のデータノー
ド１，２に夫々接続する。インピーダンス装置Ｒ1 およ
びＲ2 の構造については詳細に後述する。メモリセル１
０はさらに１対の交差結合した絶縁ゲート電界効果トラ
ンジスタＱ1 およびＱ2 を有している。データノード
１，２はトランジスタＱ1 およびＱ2 のゲートによって
夫々交差結合され、また動作可能化トランジスタＱ3 お
よびＱ4 によって夫々列バスＤおよびＤ に接続されて
いる。動作可能化トランジスタＱ3及びＱ4 のゲートは
対応する行アドレス線ＲＡ1 に接続されている。トラン
ジスタＱ1 及びＱ2 およびＱ2 のドレインソース端子間
のチャネルは導通状態にある時は夫々のデータノード
１，２をソース電源ノードＶssに電気的に接続する。
【００１７】図２の回路の動作を理解するために、行ア
ドレス線ＲＡ1 が低レベル（論理的「０」にあり、その
ため行アドレス線ＲＡ1 に接続されているメモリセル１
０の動作可能化トランジスタＱ3 およびＱ4 がオフ状態
にあるものと仮定する。その結果、この装置においては
列バスＤおよびＤ は１つの閾値より小さく電圧レベル
ＶDDをとりうることになる。その理由はソース電圧Ｖss
への電流路が存在しないからである。代表的な回路にお
いては、ＶDDは５Ｖ、閾値は約２．５Ｖであればよく、
その場合列バスＤ及びＤ は約２．５Ｖになる。他の装
置においては、ＤおよびＤ はＶDDと同じ高さの電圧レ
ベルをとるか、またはＶssと同程度かまたはＶss以上の
１つの閾値より僅かに高い電圧レベルをとる。この状態
では、列バスＤおよびＤ を電流は流れない。その理由
は、動作可能化されたセルによる電流路がないため各列
バスが開回路となるからである。その結果、データ出力
ノード１，２は夫々ノード１，２からＶssに至るまで、
夫々実質的にＶDDまたはＶssに等しい電圧を有すること
になる。
ドレス線ＲＡ1 が低レベル（論理的「０」にあり、その
ため行アドレス線ＲＡ1 に接続されているメモリセル１
０の動作可能化トランジスタＱ3 およびＱ4 がオフ状態
にあるものと仮定する。その結果、この装置においては
列バスＤおよびＤ は１つの閾値より小さく電圧レベル
ＶDDをとりうることになる。その理由はソース電圧Ｖss
への電流路が存在しないからである。代表的な回路にお
いては、ＶDDは５Ｖ、閾値は約２．５Ｖであればよく、
その場合列バスＤ及びＤ は約２．５Ｖになる。他の装
置においては、ＤおよびＤ はＶDDと同じ高さの電圧レ
ベルをとるか、またはＶssと同程度かまたはＶss以上の
１つの閾値より僅かに高い電圧レベルをとる。この状態
では、列バスＤおよびＤ を電流は流れない。その理由
は、動作可能化されたセルによる電流路がないため各列
バスが開回路となるからである。その結果、データ出力
ノード１，２は夫々ノード１，２からＶssに至るまで、
夫々実質的にＶDDまたはＶssに等しい電圧を有すること
になる。
【００１８】論理的「０」がメモリセル１０に記憶され
ていて、トランジスタＱ1 がオン状態になっているため
データノード１が実質的にＶssにあり、トランジスタＱ
2 がオフ状態にあるためデータノード２が実質的にＶDD
にあるものと仮定する。この場合、行アドレス線ＲＡ1
が高レベルになると、すなわち論理的「１」に対応する
電圧まで充電されると、トランジスタＱ3 ，Ｑ4 がオン
状態になるのに伴ってメモリセル１０は動作可能にされ
る。これによって、トランジスタＱ1 およびＱ3 、およ
び列バスＤを経てＶssに至る電流路が形成される。トラ
ンジスタＱ2 はオフ状態にあるので、列バスＤ から接
地に至る電流路は形成されていない。その結果、データ
ノード２は実質的にＶDD、すなわち５Ｖに保持されたま
まである。もし、一方論理的「１」がアドレス・メモリ
セル１０に記憶されていれば、トランジスタＱ1 はオフ
状態にあり、トランジスタＱ2 はオン状態にある。その
場合は、Ｑ2 およびＱ4 を経由する電流がバスＤ を約
５Ｖから低レベルまで低下させ、列バスＤおよびデータ
ノード１は５Ｖのプリチャージレベルに保持される。
ていて、トランジスタＱ1 がオン状態になっているため
データノード１が実質的にＶssにあり、トランジスタＱ
2 がオフ状態にあるためデータノード２が実質的にＶDD
にあるものと仮定する。この場合、行アドレス線ＲＡ1
が高レベルになると、すなわち論理的「１」に対応する
電圧まで充電されると、トランジスタＱ3 ，Ｑ4 がオン
状態になるのに伴ってメモリセル１０は動作可能にされ
る。これによって、トランジスタＱ1 およびＱ3 、およ
び列バスＤを経てＶssに至る電流路が形成される。トラ
ンジスタＱ2 はオフ状態にあるので、列バスＤ から接
地に至る電流路は形成されていない。その結果、データ
ノード２は実質的にＶDD、すなわち５Ｖに保持されたま
まである。もし、一方論理的「１」がアドレス・メモリ
セル１０に記憶されていれば、トランジスタＱ1 はオフ
状態にあり、トランジスタＱ2 はオン状態にある。その
場合は、Ｑ2 およびＱ4 を経由する電流がバスＤ を約
５Ｖから低レベルまで低下させ、列バスＤおよびデータ
ノード１は５Ｖのプリチャージレベルに保持される。
【００１９】データ出力ノード１，２はセルの論理的内
容に従ってＶDDとＶssとのいずれかの値をとる。これら
の電圧レベルはセル１０の論理的内容を維持するために
保持されねばならない。メモリセル１０内においてこれ
らの基準電圧はデータノード１，２をドレイン電源ノー
ドＶDDに接続する負荷インピーダンス装置Ｒ1 およびＲ
2 によってデータノード１，２に保持される。
容に従ってＶDDとＶssとのいずれかの値をとる。これら
の電圧レベルはセル１０の論理的内容を維持するために
保持されねばならない。メモリセル１０内においてこれ
らの基準電圧はデータノード１，２をドレイン電源ノー
ドＶDDに接続する負荷インピーダンス装置Ｒ1 およびＲ
2 によってデータノード１，２に保持される。
【００２０】次に図３と図４はメモリセル１０の基板上
における配置を示す。本発明によれば、負荷インピーダ
ンス装置Ｒ1 およびＲ2 は各々が第１の導電路２２を画
定する実質的に純粋な真性半導体材料の基体２０と第２
の導電路２４を画定する真性半導体材料基体２０の領域
内に配置された外因性導電性不純物の拡散域とを含む。
外因性導電路２４とドープされていない真性導電路（真
性半導体領域）２２との境界面によって真性−外因性接
合２８が形成される。真性導電路２２と外因性導電路２
４とはドレイン電源ノードＶDDから対応するデータノー
ド１，２までの直列電流路を形成している。ここで用い
る「真性半導体材料」という用語は、ドープされていな
い単体半導体材料であって、不純物の拡散または打込み
を受けたことがない単体半導体材料を意味するものとす
る。
における配置を示す。本発明によれば、負荷インピーダ
ンス装置Ｒ1 およびＲ2 は各々が第１の導電路２２を画
定する実質的に純粋な真性半導体材料の基体２０と第２
の導電路２４を画定する真性半導体材料基体２０の領域
内に配置された外因性導電性不純物の拡散域とを含む。
外因性導電路２４とドープされていない真性導電路（真
性半導体領域）２２との境界面によって真性−外因性接
合２８が形成される。真性導電路２２と外因性導電路２
４とはドレイン電源ノードＶDDから対応するデータノー
ド１，２までの直列電流路を形成している。ここで用い
る「真性半導体材料」という用語は、ドープされていな
い単体半導体材料であって、不純物の拡散または打込み
を受けたことがない単体半導体材料を意味するものとす
る。
【００２１】メモリセル１０は第１導電形の外因性半導
体材料、例えばＰ形の単結晶シリコンの基板３０上に配
置される。各電界効果トランジスタＱ1 〜Ｑ4 は反対の
導電形、例えばＮ形の材料からなるソース領域（図示せ
ず）およびドレイン領域（図示せず）を有しており、そ
れらの領域は通常の方法により基板３０の活性領域３６
に相互に実質的に平行に延長している。絶縁層３８は基
板３０の表面上に配置されており、活性領域３６の直上
にゲート領域４０では比較的薄く形成されている。外因
性導電路２４は活性領域上に形成されたトランジスタの
ゲート相互接続部をなす。
体材料、例えばＰ形の単結晶シリコンの基板３０上に配
置される。各電界効果トランジスタＱ1 〜Ｑ4 は反対の
導電形、例えばＮ形の材料からなるソース領域（図示せ
ず）およびドレイン領域（図示せず）を有しており、そ
れらの領域は通常の方法により基板３０の活性領域３６
に相互に実質的に平行に延長している。絶縁層３８は基
板３０の表面上に配置されており、活性領域３６の直上
にゲート領域４０では比較的薄く形成されている。外因
性導電路２４は活性領域上に形成されたトランジスタの
ゲート相互接続部をなす。
【００２２】導電層２０を形成する半導体材料は基板３
０と同じ単体半導体形のものであって、多結晶シリコン
の連続層として構成されることが好ましい。導電層２０
内に拡散される外因性不純物はＮ形でもＰ形でもよい。
好適実施例では、導電層２０に拡散される外因性不純物
は基板３０の導電形と反対の導電形のものが用いられ
る。例えば、Ｐ形基板３０に対しては導電層２０に拡散
される不純物はＮ形であるため外因性導電路２４を形成
するゲートストリップ（ゲートストリップ２４と略
称）、ソースおよびドレインの各領域およびインピーダ
ンス装置Ｒ1 ，Ｒ2 は全てアイソプレーナシリコンゲー
トプロセスの１回の拡散段階において形成できる。
０と同じ単体半導体形のものであって、多結晶シリコン
の連続層として構成されることが好ましい。導電層２０
内に拡散される外因性不純物はＮ形でもＰ形でもよい。
好適実施例では、導電層２０に拡散される外因性不純物
は基板３０の導電形と反対の導電形のものが用いられ
る。例えば、Ｐ形基板３０に対しては導電層２０に拡散
される不純物はＮ形であるため外因性導電路２４を形成
するゲートストリップ（ゲートストリップ２４と略
称）、ソースおよびドレインの各領域およびインピーダ
ンス装置Ｒ1 ，Ｒ2 は全てアイソプレーナシリコンゲー
トプロセスの１回の拡散段階において形成できる。
【００２３】次に図５と図６において、ドレイン電源ノ
ードＶDDは図５に示されているように拡散ゲート相互接
続部４３に直接接着された金属被着物４２を有するもの
であってもよい。またはある場合には図６に示されてい
るように、金属被着物４２が第１導電路を画定する実質
的に純粋な真性半導体領域２２に直接に接着されていて
もよい。
ードＶDDは図５に示されているように拡散ゲート相互接
続部４３に直接接着された金属被着物４２を有するもの
であってもよい。またはある場合には図６に示されてい
るように、金属被着物４２が第１導電路を画定する実質
的に純粋な真性半導体領域２２に直接に接着されていて
もよい。
【００２４】図５と図６に示されているどちらの構造の
場合においてもインピーダンス負荷装置Ｒ2 のために用
いられる基板の表面積は極めて小さく、外因性導電路２
４のゲート相互接続部を代表的な幅は５μであり、ドー
プされていない真性導電路２２の代表的な長さは８μで
ある。これらの寸法で形成された真性−外因性接合装置
は直流に対して１，０００ＭΩという大きいインピーダ
ンスを示す。比較的少量の不純物４７を真性導電路２２
にその領域が極めて軽度にドープされた外因性導電形領
域に変換されるまで拡散させることによって上記インピ
ーダンスを減らすことができる。高濃度の不純物領域と
比較的低濃度の不純物領域とが接合を形成する関係に配
置されていることを特徴とする混合形の外因性−外因性
接合装置においては、両者の不純物濃度は同じ導電形の
ものかまたは、逆導電形のものであるが、それらの例が
図７（Ａ），（Ｂ）、図８（Ａ），（Ｂ）、図９
（Ａ），（Ｂ）、図１０（Ａ），（Ｂ）に示されてい
る。
場合においてもインピーダンス負荷装置Ｒ2 のために用
いられる基板の表面積は極めて小さく、外因性導電路２
４のゲート相互接続部を代表的な幅は５μであり、ドー
プされていない真性導電路２２の代表的な長さは８μで
ある。これらの寸法で形成された真性−外因性接合装置
は直流に対して１，０００ＭΩという大きいインピーダ
ンスを示す。比較的少量の不純物４７を真性導電路２２
にその領域が極めて軽度にドープされた外因性導電形領
域に変換されるまで拡散させることによって上記インピ
ーダンスを減らすことができる。高濃度の不純物領域と
比較的低濃度の不純物領域とが接合を形成する関係に配
置されていることを特徴とする混合形の外因性−外因性
接合装置においては、両者の不純物濃度は同じ導電形の
ものかまたは、逆導電形のものであるが、それらの例が
図７（Ａ），（Ｂ）、図８（Ａ），（Ｂ）、図９
（Ａ），（Ｂ）、図１０（Ａ），（Ｂ）に示されてい
る。
【００２５】再び図３および図４において、基板３０は
本発明を実施するための工程の出発材料をなす。半導体
基板３０の代表的なものはシリコンであり、導電形はＮ
形でもＰ形でもよい。しかし、半導体基板３０は絶縁ゲ
ート半導体電界効果トランジスタ装置の製作に用いられ
る任意の通常の種類のものであればよく、その結晶の配
向およびドーピングレベルはよく知られた通常のもので
ある。
本発明を実施するための工程の出発材料をなす。半導体
基板３０の代表的なものはシリコンであり、導電形はＮ
形でもＰ形でもよい。しかし、半導体基板３０は絶縁ゲ
ート半導体電界効果トランジスタ装置の製作に用いられ
る任意の通常の種類のものであればよく、その結晶の配
向およびドーピングレベルはよく知られた通常のもので
ある。
【００２６】以下の議論では、Ｐ形不純物がドープされ
ている単結晶シリコンの基板チップであって、さらにア
イソプレーナシリコンゲートプロセスによってＮチャン
ネル絶縁ゲート・トランジスタを構成するためにその内
部に逆導電形の不純物を拡散させた基板チップを用いる
方法を説明する。半導体基板３０は通常の酸化炉内に置
かれ、基板３０の表面上には代表的な厚さが６００Åの
酸化物層３８が熱的に成長される。その後、その酸化物
層上に約６００Åの厚さの窒化物層が被着される。次
に、結合した窒化物および酸化物両層上にフォトレジス
ト・マスクが形成された後、通常の写真平板技術によっ
てそのマスクはパターン化され、それによって活性領域
３６および周囲のフィールド領域を画定するマスクがで
きる。フイールド領域からは窒化物層が除去され、そこ
へ基板のドーピングと同じ導電形のイオン不純物が打込
まれる。このイオンはＰ形基板用としてはＢＦ3 などの
ホウ素化合物から取り出すことができ、またＮ形基板を
作るためにはＰＨ4 などのリン化合物から取り出すこと
ができる。その場合のイオン打込み用の装置は市販され
ており、打込みを行なう場合のその使用法は工業上よく
知られている。このイオン打込み工程段階は活性領域３
６の周囲のフイールド領域に対して行なわれ、それによ
って同じ基板内の隣接トランジスタ間のクロストークが
減少される。
ている単結晶シリコンの基板チップであって、さらにア
イソプレーナシリコンゲートプロセスによってＮチャン
ネル絶縁ゲート・トランジスタを構成するためにその内
部に逆導電形の不純物を拡散させた基板チップを用いる
方法を説明する。半導体基板３０は通常の酸化炉内に置
かれ、基板３０の表面上には代表的な厚さが６００Åの
酸化物層３８が熱的に成長される。その後、その酸化物
層上に約６００Åの厚さの窒化物層が被着される。次
に、結合した窒化物および酸化物両層上にフォトレジス
ト・マスクが形成された後、通常の写真平板技術によっ
てそのマスクはパターン化され、それによって活性領域
３６および周囲のフィールド領域を画定するマスクがで
きる。フイールド領域からは窒化物層が除去され、そこ
へ基板のドーピングと同じ導電形のイオン不純物が打込
まれる。このイオンはＰ形基板用としてはＢＦ3 などの
ホウ素化合物から取り出すことができ、またＮ形基板を
作るためにはＰＨ4 などのリン化合物から取り出すこと
ができる。その場合のイオン打込み用の装置は市販され
ており、打込みを行なう場合のその使用法は工業上よく
知られている。このイオン打込み工程段階は活性領域３
６の周囲のフイールド領域に対して行なわれ、それによ
って同じ基板内の隣接トランジスタ間のクロストークが
減少される。
【００２７】フォトレジスト・マスクが活性領域から除
去されると、次にフイールド領域上に熱酸化物層が約８
０００Åの厚さに成長される。その後、窒化物および酸
化物両層が活性領域から除去され、ゲート酸化物層４０
が活性領域３６上に約９００Åの厚さに成長される。
去されると、次にフイールド領域上に熱酸化物層が約８
０００Åの厚さに成長される。その後、窒化物および酸
化物両層が活性領域から除去され、ゲート酸化物層４０
が活性領域３６上に約９００Åの厚さに成長される。
【００２８】次にドープされていない多結晶シリコンの
真性半導体材料の層２０（以下多結晶シリコン層と略
称）がゲート酸化物上に被着される。多結晶シリコン層
２０は適当な通常の方法、例えば冷壁エピタキシャル反
応器内または熱壁炉内におけるＳｉＨ4 （シラン）の分
解によるなどして形成することができる。多結晶シリコ
ン層２０の代表的な厚さは３，０００Åないし６，００
０Åである。
真性半導体材料の層２０（以下多結晶シリコン層と略
称）がゲート酸化物上に被着される。多結晶シリコン層
２０は適当な通常の方法、例えば冷壁エピタキシャル反
応器内または熱壁炉内におけるＳｉＨ4 （シラン）の分
解によるなどして形成することができる。多結晶シリコ
ン層２０の代表的な厚さは３，０００Åないし６，００
０Åである。
【００２９】ドープされていない多結晶シリコン層２０
はマスクされフォトレジスト処理されてゲートストリッ
プ２４が画定される。ドープされていないゲート相互接
続部上に窒化物または酸化物の拡散防止層が被着され、
それがマスクされフォトレジスト処理されることによっ
て低電流負荷インピーダンス、例えばＲ1 またはＲ2の
ための真性導電路２２の位置上にマスク４４が画定され
る。
はマスクされフォトレジスト処理されてゲートストリッ
プ２４が画定される。ドープされていないゲート相互接
続部上に窒化物または酸化物の拡散防止層が被着され、
それがマスクされフォトレジスト処理されることによっ
て低電流負荷インピーダンス、例えばＲ1 またはＲ2の
ための真性導電路２２の位置上にマスク４４が画定され
る。
【００３０】次に、ドープされていない多結晶シリコン
層２０と活性領域３６との層はその領域３６と反対の導
電形の不純物拡散を受け、それによって不純物がゲート
ストリップ２４およびそのゲートストリップの両側の活
性領域３６に拡散することにより拡散ゲートと拡散ソー
スおよび拡散ドレインの両領域（図示せず）が形成され
る。非拡散チャンネル領域は不純物拡散を受ける際のゲ
ートストリップ２４のマスク作用によりゲートストリッ
プ下の活性領域内に形成される。真性−外因性接合２８
は多結晶シリコン層２０のマスク４４の下部の非ドープ
半導体材料の領域２２とそれに隣接する不純物拡散領域
との境界に形成される。
層２０と活性領域３６との層はその領域３６と反対の導
電形の不純物拡散を受け、それによって不純物がゲート
ストリップ２４およびそのゲートストリップの両側の活
性領域３６に拡散することにより拡散ゲートと拡散ソー
スおよび拡散ドレインの両領域（図示せず）が形成され
る。非拡散チャンネル領域は不純物拡散を受ける際のゲ
ートストリップ２４のマスク作用によりゲートストリッ
プ下の活性領域内に形成される。真性−外因性接合２８
は多結晶シリコン層２０のマスク４４の下部の非ドープ
半導体材料の領域２２とそれに隣接する不純物拡散領域
との境界に形成される。
【００３１】次に、チップ面積上に約１０，０００Åの
厚さの絶縁酸化層が形成され、マスクされフォトレジス
ト処理されることによって導電性相互接続個所が形成さ
れる。適当な導電性相互接続個所には金属被着物が形成
される。
厚さの絶縁酸化層が形成され、マスクされフォトレジス
ト処理されることによって導電性相互接続個所が形成さ
れる。適当な導電性相互接続個所には金属被着物が形成
される。
【００３２】負荷インピーダンス装置の真性−外因性接
合の非ドープ真性半導体領域２２を電源ノード４２に直
接電気的に接続することにより、ゲート相互接続部をな
す多結晶シリコン層２０は共通電源ノードに電気的に接
続される。インピーダンス装置Ｒ1 ，Ｒ2 の代替実施例
では第１および第２の拡散外因性領域でなるゲート相互
接続部２４，４３は中間の非ドープ真性半導体領域２２
の両側の相互接続部に拡散を行なうことによって形成さ
れている。その実施例においては、ゲート接続部（すな
わち多結晶シリコン層２０）と共通電源ノード（すなわ
ち金属被着物４２）との電気的結合は第２の拡散外因性
領域４３を共通電源ノードに直接電気的に接続し、第１
の拡散外因性領域２４をトランジスタのドレインノード
に電気的に接続することによって行なわれる。
合の非ドープ真性半導体領域２２を電源ノード４２に直
接電気的に接続することにより、ゲート相互接続部をな
す多結晶シリコン層２０は共通電源ノードに電気的に接
続される。インピーダンス装置Ｒ1 ，Ｒ2 の代替実施例
では第１および第２の拡散外因性領域でなるゲート相互
接続部２４，４３は中間の非ドープ真性半導体領域２２
の両側の相互接続部に拡散を行なうことによって形成さ
れている。その実施例においては、ゲート接続部（すな
わち多結晶シリコン層２０）と共通電源ノード（すなわ
ち金属被着物４２）との電気的結合は第２の拡散外因性
領域４３を共通電源ノードに直接電気的に接続し、第１
の拡散外因性領域２４をトランジスタのドレインノード
に電気的に接続することによって行なわれる。
【００３３】不純物拡散の工程段階は通常の技術によ
り、例えば、基板の表面を１，１００℃付近の温度にお
いて必要な不純物、例えばＰチャンネル装置の場合はホ
ウ素、Ｎチャンネル装置の場合はリンを含むガスにさら
すことによって行なわれる。
り、例えば、基板の表面を１，１００℃付近の温度にお
いて必要な不純物、例えばＰチャンネル装置の場合はホ
ウ素、Ｎチャンネル装置の場合はリンを含むガスにさら
すことによって行なわれる。
【００３４】マスク４４はホウ素およびリンなどの不純
物の拡散に対して有効なマスクとなる窒化シリコンによ
って形成される。窒化シリコンはシランおよびアンモニ
アを過剰な水素とともに、４００℃ないし１，１００℃
の温度範囲において熱分解反応させることにより、相互
接続部領域２０上に被着される。この拡散段階の後、チ
ップ面積上に１，０００Åの酸化物層が被着され、この
酸化物層はさらに図５および図６に示されているＶDDノ
ードの金属被着物４２を形成するために付与されるフォ
トレジストによってマスクされる。
物の拡散に対して有効なマスクとなる窒化シリコンによ
って形成される。窒化シリコンはシランおよびアンモニ
アを過剰な水素とともに、４００℃ないし１，１００℃
の温度範囲において熱分解反応させることにより、相互
接続部領域２０上に被着される。この拡散段階の後、チ
ップ面積上に１，０００Åの酸化物層が被着され、この
酸化物層はさらに図５および図６に示されているＶDDノ
ードの金属被着物４２を形成するために付与されるフォ
トレジストによってマスクされる。
【００３５】夫々のトランジスタＱ1 およびＱ2 のゲー
ト相互接続部２４，４３はドレイン電源ノードに接着さ
れ、データノード１はＱ1 のドレイン領域に導電性相互
接続材（図示せず）によって接続されて集積回路が形成
される。Ｑ1 のドレイン領域とＱ2 のゲート相互接続部
２４との間に導電性相互接続を形成することによってデ
ータノード１が構成される。同様にして、Ｑ2 のドレイ
ン領域とＱ1 の対応するゲート相互接続部との間に導電
性相互接続を形成することによってデータノード２が構
成される。
ト相互接続部２４，４３はドレイン電源ノードに接着さ
れ、データノード１はＱ1 のドレイン領域に導電性相互
接続材（図示せず）によって接続されて集積回路が形成
される。Ｑ1 のドレイン領域とＱ2 のゲート相互接続部
２４との間に導電性相互接続を形成することによってデ
ータノード１が構成される。同様にして、Ｑ2 のドレイ
ン領域とＱ1 の対応するゲート相互接続部との間に導電
性相互接続を形成することによってデータノード２が構
成される。
【００３６】極低電流負荷装置Ｒ1 ，Ｒ2 の直流インピ
ーダンスは、比較的少量の外因性不純物をこれらの装置
の非ドープ真性半導体領域２２を通してその領域の材料
が軽度にドープされた外因性領域に変換されるまで拡散
することによっていくらか減らすことができる。このと
き真性−外因性接合２８は外因性−外因性接合４８に変
換されるが、後者は高濃度の不純物領域と比較的低濃度
の不純物領域とが接合形成関係に配置されていることを
特徴とする。その場合、両不純物濃度は同じ導電形のも
のでも逆導電形のものでもよい。しかし、極高直流イン
ピーダンスを実現するためには、それらの不純物濃度レ
ベルが実質的に相互に差を有することが本質的に重要で
ある。
ーダンスは、比較的少量の外因性不純物をこれらの装置
の非ドープ真性半導体領域２２を通してその領域の材料
が軽度にドープされた外因性領域に変換されるまで拡散
することによっていくらか減らすことができる。このと
き真性−外因性接合２８は外因性−外因性接合４８に変
換されるが、後者は高濃度の不純物領域と比較的低濃度
の不純物領域とが接合形成関係に配置されていることを
特徴とする。その場合、両不純物濃度は同じ導電形のも
のでも逆導電形のものでもよい。しかし、極高直流イン
ピーダンスを実現するためには、それらの不純物濃度レ
ベルが実質的に相互に差を有することが本質的に重要で
ある。
【００３７】ここに述べたイオン打込み段階は通常のイ
オン打込み技術例えば、米国特許第３，８９８，１０５
号に開示されている技術によって遂行される。
オン打込み技術例えば、米国特許第３，８９８，１０５
号に開示されている技術によって遂行される。
【００３８】論理的「１」または論理的「０」のいずれ
かに対応するデータノード１および２における５Ｖおよ
び２．５Ｖの動作範囲内において予備モードでの４０ｍ
Ｗの設計負荷度を考慮に入れると、４Ｋビット（４０９
６ビット）のメモリでは各ビットが０．０１ｍＷの電力
を消費する。５Ｖではインピーダンス負荷装置Ｒ1 ，Ｒ
2 によって１負荷装置あたり２μＡ以下の電流が供給さ
れなくてはならない。従って低負荷装置Ｒ1 およびＲ2
のインピーダンス範囲の下限として２．５ＭΩという値
がでる。トランジスタＱ1 およびＱ2 の予想される最大
漏洩に対応するインピーダンス範囲の上限は２．５Ｖを
１０ｎＡ（Ｑ1 およびＱ2 に対し予想される最大漏洩電
流）で割ることによって２５０ＭΩとなることがわか
る。非ドープ多結晶シリコン領域２２の純度および多結
晶シリコン層２０のＮ形外因性ドーピングを注意深く制
御することにより、一定の温度範囲内において消費電流
量が最小となるメモリセルを実現するため、Ｒ1 および
Ｒ2 の抵抗値を、最大許容電力値および上昇した動作温
度における最大予想漏洩電流値の条件からＲ1 とＲ2の
抵抗値を２．５ないし２５０ＭΩの範囲で制御すること
ができる。
かに対応するデータノード１および２における５Ｖおよ
び２．５Ｖの動作範囲内において予備モードでの４０ｍ
Ｗの設計負荷度を考慮に入れると、４Ｋビット（４０９
６ビット）のメモリでは各ビットが０．０１ｍＷの電力
を消費する。５Ｖではインピーダンス負荷装置Ｒ1 ，Ｒ
2 によって１負荷装置あたり２μＡ以下の電流が供給さ
れなくてはならない。従って低負荷装置Ｒ1 およびＲ2
のインピーダンス範囲の下限として２．５ＭΩという値
がでる。トランジスタＱ1 およびＱ2 の予想される最大
漏洩に対応するインピーダンス範囲の上限は２．５Ｖを
１０ｎＡ（Ｑ1 およびＱ2 に対し予想される最大漏洩電
流）で割ることによって２５０ＭΩとなることがわか
る。非ドープ多結晶シリコン領域２２の純度および多結
晶シリコン層２０のＮ形外因性ドーピングを注意深く制
御することにより、一定の温度範囲内において消費電流
量が最小となるメモリセルを実現するため、Ｒ1 および
Ｒ2 の抵抗値を、最大許容電力値および上昇した動作温
度における最大予想漏洩電流値の条件からＲ1 とＲ2の
抵抗値を２．５ないし２５０ＭΩの範囲で制御すること
ができる。
【図１】 本発明の応用例のメモリセルを使用したＲＡ
Ｍの一部のブロック図。
Ｍの一部のブロック図。
【図２】 図１のメモリセルの電気回路図。
【図３】 図２の回路の基板上の配置図。
【図４】 図３のＩＶ−ＩＶ線における立断面図。
【図５】 本発明に基づいて構成された負荷インピーダ
ンス装置を有するゲート相互接続部の好適実施例の断面
図。
ンス装置を有するゲート相互接続部の好適実施例の断面
図。
【図６】 負荷インピーダンス装置の他の実施例による
ゲート相互接続部の断面図。
ゲート相互接続部の断面図。
【図７】 （Ａ）及び（Ｂ）は本発明に基づいて構成さ
れた負荷インピーダンス装置の別の実施例の各断面図。
れた負荷インピーダンス装置の別の実施例の各断面図。
【図８】 （Ａ）および（Ｂ）は本発明に基づいて構成
された負荷インピーダンス装置の更に別の実施例の各断
面図。
された負荷インピーダンス装置の更に別の実施例の各断
面図。
【図９】 （Ａ）および（Ｂ）は本発明に基づいて構成
された負荷インピーダンス装置の更に別の実施例の各断
面図。
された負荷インピーダンス装置の更に別の実施例の各断
面図。
【図１０】 （Ａ）および（Ｂ）は本発明に基づいて構
成された負荷インピーダンス装置の更に別の実施例の各
断面図。
成された負荷インピーダンス装置の更に別の実施例の各
断面図。
１，２ データノード １０ メモリセル ２０ 真性多結晶シリコン半導体層 ２２ 第１導電路 ２４ 第２導電路 ２８ 真性−外因性接合 ＶDD ドレイン電源ノード Ｖss ソース電源ノード Ｒ インピーダンス装置 Ｑ 絶縁ゲート電界効果トランジスタ Ｄ，Ｄ 相補的データバス ＲＡ 行アドレス線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツイウ チウ チヤン アメリカ合衆国テキサス州カーロルトン, カマロ ドライブ 1633
Claims (1)
- 【請求項１】 ドレイン電源ノードと、ソース電源ノー
ドと、互いに相補的な第１及び第２データ入出力ノード
と、絶縁ゲート電界効果型の第１及び第２トランジスタ
とが設けられており、前記第１及び第２トランジスタの
夫々のチャンネルは夫々の対応する前記第１及び第２デ
ータ入出力ノードを前記ソース電源ノードに電気的に接
続させることが可能であり、前記第１トランジスタのゲ
ートは前記第２データ入出力ノードへ電気的に接続され
ると共に前記第２トランジスタのゲートは前記第１デー
タ入出力ノードへ電気的に接続されている集積回路２進
メモリセルにおいて、前記第１及び第２データノードを
夫々前記ドレイン電源ノードへ電気的に接続する第１及
び第２インピーダンス装置が設けられており、前記各イ
ンピーダンス装置は導電路を画定する半導体材料の基体
を有しており、前記基体が実質的に真性な領域と外因性
不純物をドープしたドープ領域とを有しており、前記実
質的に真性な領域とドープ領域との境界によって真性−
外因性接合が画定されており、前記各インピーダンス装
置が前記ドレイン電源ノードと対応するデータ入出力ノ
ードとの間に直列電気通路を形成していることを特徴と
する集積回路２進メモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74381076A | 1976-11-22 | 1976-11-22 | |
| US743810 | 1976-11-22 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200909A Division JP2696110B2 (ja) | 1976-11-22 | 1991-08-09 | 半導体インピーダンス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188389A true JPH06188389A (ja) | 1994-07-08 |
| JP2692439B2 JP2692439B2 (ja) | 1997-12-17 |
Family
ID=24990283
Family Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13978177A Pending JPS5389382A (en) | 1976-11-22 | 1977-11-21 | Ic memory and method of producing same |
| JP57182678A Pending JPS5886763A (ja) | 1976-11-22 | 1982-10-18 | 半導体インピ−ダンス構造とその製作方法 |
| JP6017485U Pending JPS60181055U (ja) | 1976-11-22 | 1985-04-22 | 半導体インピーダンス構造 |
| JP10041585U Pending JPS6159360U (ja) | 1976-11-22 | 1985-07-01 | |
| JP3200909A Expired - Lifetime JP2696110B2 (ja) | 1976-11-22 | 1991-08-09 | 半導体インピーダンス装置 |
| JP3200925A Expired - Lifetime JP2692439B2 (ja) | 1976-11-22 | 1991-08-09 | 集積回路２進メモリセル |
Family Applications Before (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13978177A Pending JPS5389382A (en) | 1976-11-22 | 1977-11-21 | Ic memory and method of producing same |
| JP57182678A Pending JPS5886763A (ja) | 1976-11-22 | 1982-10-18 | 半導体インピ−ダンス構造とその製作方法 |
| JP6017485U Pending JPS60181055U (ja) | 1976-11-22 | 1985-04-22 | 半導体インピーダンス構造 |
| JP10041585U Pending JPS6159360U (ja) | 1976-11-22 | 1985-07-01 | |
| JP3200909A Expired - Lifetime JP2696110B2 (ja) | 1976-11-22 | 1991-08-09 | 半導体インピーダンス装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (6) | JPS5389382A (ja) |
| DE (1) | DE2751481C2 (ja) |
| FR (2) | FR2382744A1 (ja) |
| GB (2) | GB1597726A (ja) |
| IT (1) | IT1090938B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4453175A (en) * | 1979-09-19 | 1984-06-05 | Tokyo Shibaura Denki Kabushiki Kaisha | MOS Static RAM layout with polysilicon resistors over FET gates |
| EP0032608A1 (en) * | 1980-01-22 | 1981-07-29 | Mostek Corporation | Column line powered static ram cell |
| JPS57130461A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor memory storage |
| US4446613A (en) * | 1981-10-19 | 1984-05-08 | Intel Corporation | Integrated circuit resistor and method of fabrication |
| JPS61134054A (ja) * | 1984-12-04 | 1986-06-21 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011644A (ja) * | 1973-06-01 | 1975-02-06 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3576478A (en) * | 1969-07-22 | 1971-04-27 | Philco Ford Corp | Igfet comprising n-type silicon substrate, silicon oxide gate insulator and p-type polycrystalline silicon gate electrode |
| GB1318856A (en) * | 1971-03-18 | 1973-05-31 | Ferranti Ltd | Semiconductor devices |
| JPS5710578B2 (ja) * | 1972-06-20 | 1982-02-26 | ||
| GB1391959A (en) * | 1972-07-20 | 1975-04-23 | Ferranti Ltd | Semiconductor devices |
| GB1501114A (en) * | 1974-04-25 | 1978-02-15 | Rca Corp | Method of making a semiconductor device |
| CH581904A5 (ja) * | 1974-08-29 | 1976-11-15 | Centre Electron Horloger | |
| DE2733514A1 (de) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Halbleiter-vorrichtungen |
-
1977
- 1977-11-18 DE DE19772751481 patent/DE2751481C2/de not_active Expired
- 1977-11-21 GB GB3978778A patent/GB1597726A/en not_active Expired
- 1977-11-21 IT IT5188677A patent/IT1090938B/it active
- 1977-11-21 GB GB4838377A patent/GB1597725A/en not_active Expired
- 1977-11-21 JP JP13978177A patent/JPS5389382A/ja active Pending
- 1977-11-22 FR FR7735027A patent/FR2382744A1/fr active Granted
-
1978
- 1978-06-21 FR FR7818586A patent/FR2382771A1/fr active Granted
-
1982
- 1982-10-18 JP JP57182678A patent/JPS5886763A/ja active Pending
-
1985
- 1985-04-22 JP JP6017485U patent/JPS60181055U/ja active Pending
- 1985-07-01 JP JP10041585U patent/JPS6159360U/ja active Pending
-
1991
- 1991-08-09 JP JP3200909A patent/JP2696110B2/ja not_active Expired - Lifetime
- 1991-08-09 JP JP3200925A patent/JP2692439B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011644A (ja) * | 1973-06-01 | 1975-02-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB1597725A (en) | 1981-09-09 |
| JPH0613577A (ja) | 1994-01-21 |
| JPS60181055U (ja) | 1985-12-02 |
| JPS5886763A (ja) | 1983-05-24 |
| JP2692439B2 (ja) | 1997-12-17 |
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