JPS61134054A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61134054A JPS61134054A JP25608484A JP25608484A JPS61134054A JP S61134054 A JPS61134054 A JP S61134054A JP 25608484 A JP25608484 A JP 25608484A JP 25608484 A JP25608484 A JP 25608484A JP S61134054 A JPS61134054 A JP S61134054A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resistance value
- resistance
- polycrystalline
- surface protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
- H01L27/016—Thin-film circuits
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はスタティック形メモリ等の高抵抗多結晶シリコ
ンによる抵抗素子を有する半導体装置に間する。
ンによる抵抗素子を有する半導体装置に間する。
［従来の技術］
従来、この種の抵抗素子は、高抵抗多結晶シリコンに
１〜２ Ｘ １０工８／ｃｍ’程度のリン等の不純物を
導入することによりその抵抗値が制御されていた。
１〜２ Ｘ １０工８／ｃｍ’程度のリン等の不純物を
導入することによりその抵抗値が制御されていた。
［発明が解決しようとする問題点］
不純物を導入した高抵抗多結晶シリコン素子の抵抗値は
、その後の４５０℃程度の熱処理によっても一般にはそ
れほど変化しない（第３図の曲線３１）。
、その後の４５０℃程度の熱処理によっても一般にはそ
れほど変化しない（第３図の曲線３１）。
しかし、不純物を導入した高抵抗多結晶シリコン素子の
抵抗値は、表面保護膜または多層金属配線の層間膜にプ
ラズマＣＶＤ法による窒化シリコン膜を用いると、 ４
５０℃程度の熱処理後に大きく減少する（第３図の曲線
３２）、このため抵抗素子をスタティック型メモリセル
の負荷抵抗として用 ゛いた場合、待機時電流が著しく
増大する。またスパッタ法による二酸化シリコン嘆を用
いると、被着した直後に抵抗値が大きく減少し、その後
の４５０℃の熱処理により一定程度回復するが、所望の
値には回復しないという欠点がある（第３図の曲線３３
）。
抵抗値は、表面保護膜または多層金属配線の層間膜にプ
ラズマＣＶＤ法による窒化シリコン膜を用いると、 ４
５０℃程度の熱処理後に大きく減少する（第３図の曲線
３２）、このため抵抗素子をスタティック型メモリセル
の負荷抵抗として用 ゛いた場合、待機時電流が著しく
増大する。またスパッタ法による二酸化シリコン嘆を用
いると、被着した直後に抵抗値が大きく減少し、その後
の４５０℃の熱処理により一定程度回復するが、所望の
値には回復しないという欠点がある（第３図の曲線３３
）。
［問題点を解決するための手段］
本発明による半導体装置の多結晶シリコンによる抵抗素
子の高抵抗部分は不純物が導入されていないことを特徴
とする。
子の高抵抗部分は不純物が導入されていないことを特徴
とする。
［実施例］
以下、図面を参照して本発明の詳細な説明する。第１図
は本発明の一実施例に係る半導体装置の高抵抗多結晶シ
リコンにより作られた抵抗素子を表わす断面図である。
は本発明の一実施例に係る半導体装置の高抵抗多結晶シ
リコンにより作られた抵抗素子を表わす断面図である。
ｌは半導体基板９２は層間絶縁膜、３は多結晶シリコン
による高抵抗素子部、４は高濃度に不純物を導入した多
結晶シリコンによる低抵抗配線、５は窒化シリコン膜、
６はＰＳＧ等による層間絶縁膜、７はアルミニウム配線
、８は表面保護膜を示す、ここで、多結晶シリコンによ
る高抵抗素子部３は多結晶シリコン中に不純物を導入せ
ずに構成されている。このため表面保護膜８としてプラ
ズマＣＶＤ法により成長した窒化シリコン膜を用いた場
合でも４５０℃の熱処理により多少抵抗値は増加するが
、その変化量は４０％程度であり多結晶シリコンに不純
物を導入した場合に比べ非常に小さい（第２図の曲線２
２）。
による高抵抗素子部、４は高濃度に不純物を導入した多
結晶シリコンによる低抵抗配線、５は窒化シリコン膜、
６はＰＳＧ等による層間絶縁膜、７はアルミニウム配線
、８は表面保護膜を示す、ここで、多結晶シリコンによ
る高抵抗素子部３は多結晶シリコン中に不純物を導入せ
ずに構成されている。このため表面保護膜８としてプラ
ズマＣＶＤ法により成長した窒化シリコン膜を用いた場
合でも４５０℃の熱処理により多少抵抗値は増加するが
、その変化量は４０％程度であり多結晶シリコンに不純
物を導入した場合に比べ非常に小さい（第２図の曲線２
２）。
また表面保護膜８としてスパッタ法による二酸化シリコ
ン膜を用いた場合も、被Ｒ直後で抵抗値は変化せず、そ
の後４５０℃の熱処理によりわずかに抵抗値が増加する
だけである（第２図の曲線２３）。
ン膜を用いた場合も、被Ｒ直後で抵抗値は変化せず、そ
の後４５０℃の熱処理によりわずかに抵抗値が増加する
だけである（第２図の曲線２３）。
なお、本実施例では不純物を全く導入しない場合につい
て説明したが、１０１５／ｃｍ’以下の不純物濃度であ
れば同様の抵抗値の変化を示す。
て説明したが、１０１５／ｃｍ’以下の不純物濃度であ
れば同様の抵抗値の変化を示す。
第２図の曲線２１はプラズマＣＶＤ法による窒化シリコ
ン膜またはスパッタ法による二酸化シリコン膜を用いな
いときの高抵抗多結晶シリコンの抵抗値の変化を示す。
ン膜またはスパッタ法による二酸化シリコン膜を用いな
いときの高抵抗多結晶シリコンの抵抗値の変化を示す。
［発明の効果］
以上説明したように、本発明は多結晶シリコン抵抗素子
の高抵抗部分には不純物が導入されていないので、表面
保護膜や多層金属配線の居間絶縁膜にプラズマＣＶＤ法
による窒化シリコン膜やスパッタ法による二酸化シリコ
ン膜を用いても抵抗値の変動幅を小さく抑えることがで
きる。
の高抵抗部分には不純物が導入されていないので、表面
保護膜や多層金属配線の居間絶縁膜にプラズマＣＶＤ法
による窒化シリコン膜やスパッタ法による二酸化シリコ
ン膜を用いても抵抗値の変動幅を小さく抑えることがで
きる。
第１図は本発明の一実施例に係る半導体装置の高抵抗多
結晶シリコンにより作られた抵抗素子を表わす断面図、
第２図は第１図の高抵抗多結晶シリコン素子の、４５０
℃の熱処理後の抵抗値の変化を示す図、第３図は従来例
の半導体装置の高抵抗多結晶シリコンの、４５０℃の熱
処理後の抵抗値の変化を示す図である。 ■・・・半導体基板、 ？・・・層間絶縁膜、３・
・・高抵抗素子部、 ４・・・低抵抗配線。 ５・・・窒化シリコン膜、６・・・居間絶縁膜、７・・
・アルミニウム配線、 ８・・・表面保護膜。 ２１・・・プラズマＣＶＤ法による窒化シリコン膜及び
スパッタ法による二酸化ケイ素膜を用いないときの高抵
抗多結晶シリコンの抵抗値の変化を示す曲線、 ２２・・・プラズマＣＶＤ法による窒化シリコン膜を用
いた場合の抵抗値の変化を示す曲線、２３・・・スパッ
タ法による二酸化ケイ素膜を用いた場合の抵抗値の変化
を示す曲線。
結晶シリコンにより作られた抵抗素子を表わす断面図、
第２図は第１図の高抵抗多結晶シリコン素子の、４５０
℃の熱処理後の抵抗値の変化を示す図、第３図は従来例
の半導体装置の高抵抗多結晶シリコンの、４５０℃の熱
処理後の抵抗値の変化を示す図である。 ■・・・半導体基板、 ？・・・層間絶縁膜、３・
・・高抵抗素子部、 ４・・・低抵抗配線。 ５・・・窒化シリコン膜、６・・・居間絶縁膜、７・・
・アルミニウム配線、 ８・・・表面保護膜。 ２１・・・プラズマＣＶＤ法による窒化シリコン膜及び
スパッタ法による二酸化ケイ素膜を用いないときの高抵
抗多結晶シリコンの抵抗値の変化を示す曲線、 ２２・・・プラズマＣＶＤ法による窒化シリコン膜を用
いた場合の抵抗値の変化を示す曲線、２３・・・スパッ
タ法による二酸化ケイ素膜を用いた場合の抵抗値の変化
を示す曲線。
Claims (1)
- 【特許請求の範囲】 多結晶シリコンによる抵抗素子を有する半導体装置に
おいて、 前記抵抗素子の高抵抗部分は不純物が導入されていない
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25608484A JPS61134054A (ja) | 1984-12-04 | 1984-12-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25608484A JPS61134054A (ja) | 1984-12-04 | 1984-12-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134054A true JPS61134054A (ja) | 1986-06-21 |
Family
ID=17287666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25608484A Pending JPS61134054A (ja) | 1984-12-04 | 1984-12-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134054A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389382A (en) * | 1976-11-22 | 1978-08-05 | Mostek Corp | Ic memory and method of producing same |
| JPS5558562A (en) * | 1978-10-25 | 1980-05-01 | Hitachi Ltd | Complementary mis type semiconductor ic device and its manufacture |
-
1984
- 1984-12-04 JP JP25608484A patent/JPS61134054A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389382A (en) * | 1976-11-22 | 1978-08-05 | Mostek Corp | Ic memory and method of producing same |
| JPS5558562A (en) * | 1978-10-25 | 1980-05-01 | Hitachi Ltd | Complementary mis type semiconductor ic device and its manufacture |
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