JPS62123769A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62123769A JPS62123769A JP26339485A JP26339485A JPS62123769A JP S62123769 A JPS62123769 A JP S62123769A JP 26339485 A JP26339485 A JP 26339485A JP 26339485 A JP26339485 A JP 26339485A JP S62123769 A JPS62123769 A JP S62123769A
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- diffusion layer
- diffusion
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板に形成された拡散層とアルミニウ
ム等の配線層とを窒化チタン層を介して互いに接続した
半導体装置に関する。
ム等の配線層とを窒化チタン層を介して互いに接続した
半導体装置に関する。
本発明は、半導体基板に形成された拡散層とアルミニウ
ム等の配線層とを窒化チタン層を含むバリア層を介して
互いに接続する半導体装置において、 上記拡散層の表面濃度を１．ＯＸ １０ ”ｃｍ−’以
上にすることによって、 上記拡散層と上記バリア層との間のオーミノイア性を高
め且つ接触抵抗を減少させるものである。
ム等の配線層とを窒化チタン層を含むバリア層を介して
互いに接続する半導体装置において、 上記拡散層の表面濃度を１．ＯＸ １０ ”ｃｍ−’以
上にすることによって、 上記拡散層と上記バリア層との間のオーミノイア性を高
め且つ接触抵抗を減少させるものである。
半導体基板に設けた不純物拡散層にアルミニウム配線層
を直接接触させると、後の熱処理時にアルミニウムが拡
散層の表面から侵入してこの拡散層を突き抜けてしまい
、基板とショートするいわゆるアロイスパイクが生しる
。
を直接接触させると、後の熱処理時にアルミニウムが拡
散層の表面から侵入してこの拡散層を突き抜けてしまい
、基板とショートするいわゆるアロイスパイクが生しる
。
そこでこれを防止するために、窒化チタン層を含むバリ
ア層を拡散層と配線層との間に設けることが行なわれて
いる。例えば特開昭５８−１０１４５４号公報に記載さ
れている装置では、シリコン半導体基板の拡散層上に、
第１層としてチク〉・（Ｔｉ）又は白金シリサイｌ”（
ＰｔＳｉ）の層を形成し、この第１層上に窒化チタン（
ＴｉＮ）の第２層を形成し、この第２層の上にアルミニ
ウム（ＡＩ）の配線層を形成している。このように、Ｔ
ｉＮとＴｉ又はｐｔｓｉとの２層構造のバリア層を拡散
層と配線層との間に介在させることにより、八１のアロ
イスパイクが防止される。
ア層を拡散層と配線層との間に設けることが行なわれて
いる。例えば特開昭５８−１０１４５４号公報に記載さ
れている装置では、シリコン半導体基板の拡散層上に、
第１層としてチク〉・（Ｔｉ）又は白金シリサイｌ”（
ＰｔＳｉ）の層を形成し、この第１層上に窒化チタン（
ＴｉＮ）の第２層を形成し、この第２層の上にアルミニ
ウム（ＡＩ）の配線層を形成している。このように、Ｔ
ｉＮとＴｉ又はｐｔｓｉとの２層構造のバリア層を拡散
層と配線層との間に介在させることにより、八１のアロ
イスパイクが防止される。
とごろが、例えばＴｉＮ層とＴｉ層とからなるバリア層
を用いた場合、従来の半導体装置では十分に小さなコン
タク１−抵抗（例えば１００Ω以下）が得られず、また
特にｐ゛拡散層との間で良好なオーミック接触が得られ
ないという欠点があった。
を用いた場合、従来の半導体装置では十分に小さなコン
タク１−抵抗（例えば１００Ω以下）が得られず、また
特にｐ゛拡散層との間で良好なオーミック接触が得られ
ないという欠点があった。
そこで本発明の目的は、ＴｉＮ層を含むバリア層を用い
てアロイスパイクを防止するようにした半導体装置にお
いて、コンタクト抵抗を十分に小さくし、且つｎ゛拡散
層及びｐ゛拡散層のいずれとも良好なオーミック接触が
得られる半導体装置を提供することである。
てアロイスパイクを防止するようにした半導体装置にお
いて、コンタクト抵抗を十分に小さくし、且つｎ゛拡散
層及びｐ゛拡散層のいずれとも良好なオーミック接触が
得られる半導体装置を提供することである。
上記の目的は、本発明により、拡散層の表面濃度を１．
ｏ ｘ ＩＱ ２０ ｃｍ−：１以上に制御すること
によって達成される。
ｏ ｘ ＩＱ ２０ ｃｍ−：１以上に制御すること
によって達成される。
すなわち、第１図に示すように、半導体基板１に形成さ
れたｎｏ又はｐ゛拡散層２は、絶縁層３に設けられた開
口４内に露出している。そしてこの露出した拡散層２の
表面に、Ｔｉ又はＰｔＳｉ等からなる第１のバリア層４
が形成され、この第１のバリア層４上にＴｉＮからなる
第２のバリア層５が形成されている。そしてこれらのバ
リア層４．５を介して、Ａ１等からなる配線層６が拡散
層２に接続されている。
れたｎｏ又はｐ゛拡散層２は、絶縁層３に設けられた開
口４内に露出している。そしてこの露出した拡散層２の
表面に、Ｔｉ又はＰｔＳｉ等からなる第１のバリア層４
が形成され、この第１のバリア層４上にＴｉＮからなる
第２のバリア層５が形成されている。そしてこれらのバ
リア層４．５を介して、Ａ１等からなる配線層６が拡散
層２に接続されている。
このようにＴｉＮ層５を含むバリア層を介して配線層６
を拡散層２に接続すると、従来はコンタクト抵抗が大き
くなり、また特にｐ゛拡散層に対してオーミック接触が
得られにくかったが、本発明により拡散層の表面濃度を
１．０ ×Ｉ Ｑ ２０ｃｍ−３以上に制御することに
よってコンタクト抵抗が小さくなり、しかもｎ゛拡散層
及びｐ゛拡散層のいずれに対しても良好なオーミック接
触の得られることが見出された。
を拡散層２に接続すると、従来はコンタクト抵抗が大き
くなり、また特にｐ゛拡散層に対してオーミック接触が
得られにくかったが、本発明により拡散層の表面濃度を
１．０ ×Ｉ Ｑ ２０ｃｍ−３以上に制御することに
よってコンタクト抵抗が小さくなり、しかもｎ゛拡散層
及びｐ゛拡散層のいずれに対しても良好なオーミック接
触の得られることが見出された。
拡散層の表面４度を増大させる方法としては、ドーズ１
を増加する方法、或いは短時間アニールの採用等がある
。
を増加する方法、或いは短時間アニールの採用等がある
。
以下、実施例に基いて本発明を説明する。
ＢＦｚ ” 、５０ｋｅνの条件で、ドーズ量を種々に
変え、２００人厚のＳｉＯ□膜を通してｐ゛拡散層を形
成した。拡散条件は次の通りであった。すなわち、９４
０°Ｃで２０分間電気炉で熱処理した後、５ｉ０２膜に
コンタクト用の窓開けを行って、さらに９００°Ｃで１
０分間電気炉で熱処理した。
変え、２００人厚のＳｉＯ□膜を通してｐ゛拡散層を形
成した。拡散条件は次の通りであった。すなわち、９４
０°Ｃで２０分間電気炉で熱処理した後、５ｉ０２膜に
コンタクト用の窓開けを行って、さらに９００°Ｃで１
０分間電気炉で熱処理した。
このときのドーズ（ｊｌ ＋ ２と拡散深さＸｊ及びド
ーズ量■２とコンタクト抵抗ρ３との関係を夫々第２図
に示した。この図から、ドーズ９４１２が２×Ｉ Ｏ１
５ｃｍ−２と３ Ｘ １０ ”ｃｍ−２ｃ！＝＋７１間
テコンタクト抵抗ρ５が急激に下がることがわかる。
ーズ量■２とコンタクト抵抗ρ３との関係を夫々第２図
に示した。この図から、ドーズ９４１２が２×Ｉ Ｏ１
５ｃｍ−２と３ Ｘ １０ ”ｃｍ−２ｃ！＝＋７１間
テコンタクト抵抗ρ５が急激に下がることがわかる。
このρＳとＸｊの結果から、ドーズ’ｆＪＩ Ｉ２と拡
散層の表面濃度Ｃ６との関係を求めると下記表のように
なる。
散層の表面濃度Ｃ６との関係を求めると下記表のように
なる。
［
この表面濃度Ｃ５とコンタクト抵抗ρ、との関係を第３
図に示す。この関から、表面濃度Ｃ５が１、ＯＸＩＯ”
ｃｍ−’以上であれば、実用上充分小さなコンタクト抵
抗の得られることがわかる。
図に示す。この関から、表面濃度Ｃ５が１、ＯＸＩＯ”
ｃｍ−’以上であれば、実用上充分小さなコンタクト抵
抗の得られることがわかる。
一方、上述した条件でドーズ量を２ Ｘ １０１ Ｓ
ｃｍ −２としたｐ゛拡散層と、Ｔｉ及びＴｉＮの２層
構造のバリア層とのコンタクトについて調べたとごろ、
充分なオーミック接触は得られなかった。そしてドーズ
量を３ Ｘ１０１５ｃｍ−２とすると良好なオーミック
接触が得られた。
ｃｍ −２としたｐ゛拡散層と、Ｔｉ及びＴｉＮの２層
構造のバリア層とのコンタクトについて調べたとごろ、
充分なオーミック接触は得られなかった。そしてドーズ
量を３ Ｘ１０１５ｃｍ−２とすると良好なオーミック
接触が得られた。
そこで二次イオン質量分析を行った結果、Ｂのｐ゛拡散
層表面濃度Ｃ５が１．０〜１．４ Ｘ １０”ｃｍ−’
付近にオーミック接触と非オーミツク接触との境界のあ
ることがわかった。そしてこの表面４度Ｃ５が１．ＯＸ
ＩＯ”Ｃｍ−３以上であれば、実用上充分なオ−ミック
接触の得られることがわかった。
層表面濃度Ｃ５が１．０〜１．４ Ｘ １０”ｃｍ−’
付近にオーミック接触と非オーミツク接触との境界のあ
ることがわかった。そしてこの表面４度Ｃ５が１．ＯＸ
ＩＯ”Ｃｍ−３以上であれば、実用上充分なオ−ミック
接触の得られることがわかった。
なおｎ°拡散層に対しては、Ｔｉ及びＴｉＮの２層構造
のバリア層は良好なオーミック接触を示した。
のバリア層は良好なオーミック接触を示した。
次に、Ｔｉ及びＴｉＮの２層構造のバリア性について調
べた。
べた。
まず５００人厚０Ｔｉ層を拡散層上に形成し、次いで、
Ａｒ：Ｎｚ＝４：１の反応性スパッタリングによって１
０００人厚のＴｉＮ層を形成した。そしてこの上に４０
００人厚のＳｉ含有八へと１μｍ厚のＡＩとの積層構造
を形成した。拡散深さＸ、−０，２μｍのｎ゛拡散層と
Ｘｊ ＝０．３ μｍのｐ°拡散層とについて調べたが
、いずれの場合も、４５０℃、２時間の処理でアロイス
パイクは生じなかった。
Ａｒ：Ｎｚ＝４：１の反応性スパッタリングによって１
０００人厚のＴｉＮ層を形成した。そしてこの上に４０
００人厚のＳｉ含有八へと１μｍ厚のＡＩとの積層構造
を形成した。拡散深さＸ、−０，２μｍのｎ゛拡散層と
Ｘｊ ＝０．３ μｍのｐ°拡散層とについて調べたが
、いずれの場合も、４５０℃、２時間の処理でアロイス
パイクは生じなかった。
以上かられかるように、Ｓｉ含有ＡＩとＳｉ基板との間
にＴｉ及びＴｉＮから°なるバリア層を形成することに
よって、相互拡散によるＡＩの拡散層への侵入を防止す
るとかできる。またコンタクト面へのＳｉの析出を防ぎ
、コンタクトの実効面積を減らさないのでコンタクト抵
抗が比較的低くなる。さらに、ＡＩによるｐ型傾向のＳ
ｉ粒子がｎ“コンタクト上に発生しないため、ｎ゛拡散
層に対しても良好なオーミック接触が得られる。
にＴｉ及びＴｉＮから°なるバリア層を形成することに
よって、相互拡散によるＡＩの拡散層への侵入を防止す
るとかできる。またコンタクト面へのＳｉの析出を防ぎ
、コンタクトの実効面積を減らさないのでコンタクト抵
抗が比較的低くなる。さらに、ＡＩによるｐ型傾向のＳ
ｉ粒子がｎ“コンタクト上に発生しないため、ｎ゛拡散
層に対しても良好なオーミック接触が得られる。
なおＴｉＮ層と拡散層との間に設ける第１のバリア層は
Ｔｉの外、例えばＰｔＳｉでも良い。
Ｔｉの外、例えばＰｔＳｉでも良い。
Ｃ発明の効果〕
本発明によれば、拡散層の表面濃度を１．ＯＸＩＯ”ｃ
ｍ −’以上に制御しているので、ＴｉＮを含むバリア
層をこの拡散層と配線層との間に設けたときに、そのコ
ンタクト抵抗が小さくなり（例えば１００Ω以下）、ま
たｎ゛拡散層及びｐ゛拡散層のいずれの場合も良好なオ
ーミック接触を得ることができる。
ｍ −’以上に制御しているので、ＴｉＮを含むバリア
層をこの拡散層と配線層との間に設けたときに、そのコ
ンタクト抵抗が小さくなり（例えば１００Ω以下）、ま
たｎ゛拡散層及びｐ゛拡散層のいずれの場合も良好なオ
ーミック接触を得ることができる。
また、拡散層の表面濃度を増すことによってパターンの
微細化が図れ、例えば０．５μｍルールでの利用が可能
になる。
微細化が図れ、例えば０．５μｍルールでの利用が可能
になる。
さらに、１つの基板にｎ”拡散層とｐ°拡散層とが形成
されている場合、これらに同じバリア層（例えばＴｉと
ＴｉＮとの２層構造）を用いることができるので、装置
の製造が簡便になる。
されている場合、これらに同じバリア層（例えばＴｉと
ＴｉＮとの２層構造）を用いることができるので、装置
の製造が簡便になる。
第１図は本発明の一実施例による半導体装置の要部断面
図、第２図はドーズ量と拡散深さ及びコンタクト抵抗と
の関係を示すグラフ、第３図は拡散層の表面濃度とコン
タクト抵抗との関係を示すグラフである。 なお図面に用いた符号において、 １−−一一−−−−半導体基板 ２−−−−−−−−−−一拡散層 ４−−−−−−−−一第１のバリア層 ５−−−−−−−−−−−−−−一窒化チタン層６−−
−−−−−ｍ−配線層 である。
図、第２図はドーズ量と拡散深さ及びコンタクト抵抗と
の関係を示すグラフ、第３図は拡散層の表面濃度とコン
タクト抵抗との関係を示すグラフである。 なお図面に用いた符号において、 １−−一一−−−−半導体基板 ２−−−−−−−−−−一拡散層 ４−−−−−−−−一第１のバリア層 ５−−−−−−−−−−−−−−一窒化チタン層６−−
−−−−−ｍ−配線層 である。
Claims (1)
- 【特許請求の範囲】 半導体基板に形成された拡散層と配線層とを窒化チタン
層を介して互いに接続する半導体装置において、 上記拡散層の表面濃度を１．０×１０＾２＾０ｃｍ＾−
＾３以上にしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60263394A JP2578759B2 (ja) | 1985-11-22 | 1985-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60263394A JP2578759B2 (ja) | 1985-11-22 | 1985-11-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62123769A true JPS62123769A (ja) | 1987-06-05 |
| JP2578759B2 JP2578759B2 (ja) | 1997-02-05 |
Family
ID=17388882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60263394A Expired - Lifetime JP2578759B2 (ja) | 1985-11-22 | 1985-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578759B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140768A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | 半導体装置 |
| US5585308A (en) * | 1993-12-23 | 1996-12-17 | Sgs-Thomson Microelectronics, Inc. | Method for improved pre-metal planarization |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166770A (ja) * | 1982-03-26 | 1983-10-01 | Fujitsu Ltd | 半導体装置 |
| JPS59111362A (ja) * | 1982-12-17 | 1984-06-27 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-11-22 JP JP60263394A patent/JP2578759B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166770A (ja) * | 1982-03-26 | 1983-10-01 | Fujitsu Ltd | 半導体装置 |
| JPS59111362A (ja) * | 1982-12-17 | 1984-06-27 | Toshiba Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140768A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | 半導体装置 |
| US5585308A (en) * | 1993-12-23 | 1996-12-17 | Sgs-Thomson Microelectronics, Inc. | Method for improved pre-metal planarization |
| US5903054A (en) * | 1993-12-23 | 1999-05-11 | Stmicroelectronics, Inc. | Integrated circuit with improved pre-metal planarization |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2578759B2 (ja) | 1997-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |