JPS62154778A - モノリシック集積回路の製造方法 - Google Patents
モノリシック集積回路の製造方法Info
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- JPS62154778A JPS62154778A JP61295058A JP29505886A JPS62154778A JP S62154778 A JPS62154778 A JP S62154778A JP 61295058 A JP61295058 A JP 61295058A JP 29505886 A JP29505886 A JP 29505886A JP S62154778 A JPS62154778 A JP S62154778A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背望
本発明は、モノリシック集積回路、とくにＭ Ｏ８（金
属酸化物半導体）形またはＣＭＯＳ（相補形ＭＯ８）形
のいずれかの集積回路に関する。
属酸化物半導体）形またはＣＭＯＳ（相補形ＭＯ８）形
のいずれかの集積回路に関する。
本発明の回路は、多結晶シリコンの層と、この多結晶シ
リコン層の上に重なるリフラクトリメタルのケイ化物の
層とからなる少なくとも１つの中間結合準位を有する集
積回路＜ＩＣ）である。
リコン層の上に重なるリフラクトリメタルのケイ化物の
層とからなる少なくとも１つの中間結合準位を有する集
積回路＜ＩＣ）である。
既知のように、モノリシックＩＣの構造は基本的には半
導体材料のチップからなり、半導体材料内に所定回路の
ための能動態電子部品と不働態電子部品が形成される。
導体材料のチップからなり、半導体材料内に所定回路の
ための能動態電子部品と不働態電子部品が形成される。
このような部品は、誘導材料の層により相互に分離され
た１セツトの結合準位または平面により連結される。
た１セツトの結合準位または平面により連結される。
構造内の第１の結合準位、すなわち最内側の結合準位し
いわゆる拡散準位すなわちジャンクション準位であり、
最終の準位は、それが集積回路の表面に近接して形成さ
れる層がメタルすなわちアルミニウムからなるかぎり、
メタライゼーション準位と呼ばれる。このメタル層にお
いては、回路の外部との結線のための電気接点を形成す
るのが目的である。
いわゆる拡散準位すなわちジャンクション準位であり、
最終の準位は、それが集積回路の表面に近接して形成さ
れる層がメタルすなわちアルミニウムからなるかぎり、
メタライゼーション準位と呼ばれる。このメタル層にお
いては、回路の外部との結線のための電気接点を形成す
るのが目的である。
現在のＩＣ製造技術においては１つ以上の多結晶シリコ
ン中間層を有するのが通常の方法で、これは多結晶シリ
コンがよく知られているとおり耐熱処理性を有すること
による。さらに、気相化学的反応堆積法により、下部構
造内に存在するいかなるコーナーエツジもそれに沿って
、多結晶シリコンの均一連続層の形成が可能である。
ン中間層を有するのが通常の方法で、これは多結晶シリ
コンがよく知られているとおり耐熱処理性を有すること
による。さらに、気相化学的反応堆積法により、下部構
造内に存在するいかなるコーナーエツジもそれに沿って
、多結晶シリコンの均一連続層の形成が可能である。
しかしながら、多結晶シリコンの抵抗率は、最終の連結
準位内のメタルの抵抗率より数桁高い。
準位内のメタルの抵抗率より数桁高い。
集積回路の種々の素子は多結晶シリコンにより接続され
るので、多結晶シリコンの抵抗率が高いとＩＣ性能の「
低速化」という重大な問題を発生づる。この問題の解決
のために、従来２つの異なる方法が提案されてきた。第
１の方法は、その抵抗率を低下させるために多結晶層を
極度にドーピングすることからなる。しかしながらこの
方法を行って゛も、ＩＣに必要な伝導率には至らない。
るので、多結晶シリコンの抵抗率が高いとＩＣ性能の「
低速化」という重大な問題を発生づる。この問題の解決
のために、従来２つの異なる方法が提案されてきた。第
１の方法は、その抵抗率を低下させるために多結晶層を
極度にドーピングすることからなる。しかしながらこの
方法を行って゛も、ＩＣに必要な伝導率には至らない。
第２の方法は、多結晶シリコン層の上に、チタン、タン
タルおよびタングステンのようなりフラクトリメタルの
ケイ化物の層を堆積することである。リフラクトリメタ
ルのケイ化物は良好な導電率特性と熱処理抵抗性とを有
し、したがって良好な追加中間結合準位を形成する。し
かしながらこれらは良好な抵抗率を有する抵抗器には適
さないという欠点があり、したがってこれらは適切な回
路配置を介して最適な方法で、これらのＩＣの構造内の
追加結合準位を利用することに制限を与える。
タルおよびタングステンのようなりフラクトリメタルの
ケイ化物の層を堆積することである。リフラクトリメタ
ルのケイ化物は良好な導電率特性と熱処理抵抗性とを有
し、したがって良好な追加中間結合準位を形成する。し
かしながらこれらは良好な抵抗率を有する抵抗器には適
さないという欠点があり、したがってこれらは適切な回
路配置を介して最適な方法で、これらのＩＣの構造内の
追加結合準位を利用することに制限を与える。
及Ｊ！」目玉
本発明の基礎となる課題は、ＭＯＳ形またはＣＭＯＳ形
のいずれかのモノリシック集積回路であって、その構造
は、低抵抗率を有する連結ラインと高い抵抗とがその中
に形成される中間結合準位を有するものである集積回路
を提供することである。
のいずれかのモノリシック集積回路であって、その構造
は、低抵抗率を有する連結ラインと高い抵抗とがその中
に形成される中間結合準位を有するものである集積回路
を提供することである。
この課題は本発明により、プリセットエリＶの領域と少
なくとも１つのプリセットバスとは、前記多結晶シリコ
ン層と前記ケイ化物の層とのそれぞれの中に形成され、
前記プリセットエリヤの領域は抵抗を形成し、前記少な
くとも１つのプリセットバスは前記中間結合準位のため
の連結ラインを形成することを特徴とする上記仕様形式
の集積回路により解決される。
なくとも１つのプリセットバスとは、前記多結晶シリコ
ン層と前記ケイ化物の層とのそれぞれの中に形成され、
前記プリセットエリヤの領域は抵抗を形成し、前記少な
くとも１つのプリセットバスは前記中間結合準位のため
の連結ラインを形成することを特徴とする上記仕様形式
の集積回路により解決される。
本発明の他の特徴および利点は、本発明の集積回路の実
施例とその製造方法の例とに関する以下の説明からより
明確に理解されよう。この説明は図面を用いて行われる
が、本発明は添付図面に限定されるものではない。
施例とその製造方法の例とに関する以下の説明からより
明確に理解されよう。この説明は図面を用いて行われる
が、本発明は添付図面に限定されるものではない。
とくに第１図を参照すると、ＩＶＩ ＯＳ形のモノリシ
ック集積回路の一部が１として示されている。
ック集積回路の一部が１として示されている。
集積回路１は、多結晶シリコン内に形成された通常のソ
ース２．ドレーン３およびゲート４を含有する構造を有
する。
ース２．ドレーン３およびゲート４を含有する構造を有
する。
集積回路１の構造はさらに、ソース２とドレーン２との
それぞれに形成された２つの絶縁領域５゜６を有する。
それぞれに形成された２つの絶縁領域５゜６を有する。
ソース２．ドレーン３およびゲート４は型どおりに、ジ
ャンクション準位（２，３）およびグー１−準位（４）
と呼ばれる第１の連結準位を構成する。
ャンクション準位（２，３）およびグー１−準位（４）
と呼ばれる第１の連結準位を構成する。
誘電材料の層７は前記第１の連結準位の上に小なりドレ
ーン３の部分で切れている。
ーン３の部分で切れている。
したがって本発明の集積回路は、誘電層７の上に重なり
、図示の実施例では誘電層で覆われていないドレーン３
の部分に接する多結晶シリコーンの層８を有する。
、図示の実施例では誘電層で覆われていないドレーン３
の部分に接する多結晶シリコーンの層８を有する。
サラニ、たとえばｌ”ａ ｓｉ ２ 、 ＷＳｉ ２ま
たはＴｉ３ｉのようなりフラクトリメタルのケイ化物シ の層９が多結晶シリコン層８の上に重なる。
たはＴｉ３ｉのようなりフラクトリメタルのケイ化物シ の層９が多結晶シリコン層８の上に重なる。
ケイ化物層９は多結晶シリコンの層８内に形成されるプ
リセット領域、すなわち図示の実施例では８ａで切れて
おり、したがってこのケイ化物層内には、たとえば第１
１図でバス９ａとして示されるようなプリセットバス９
ａが形成される。
リセット領域、すなわち図示の実施例では８ａで切れて
おり、したがってこのケイ化物層内には、たとえば第１
１図でバス９ａとして示されるようなプリセットバス９
ａが形成される。
プリセットエリヤ領域８ａが形成される多結晶シリコン
の層８およびプリセットバス９ａが形成されるケイ化物
の層９は、本発明のＩＣＩの追加の中間結合準位を形成
する。さらに、領域８ａは抵抗器と前記中間結合準位の
ための連結のバス９ａラインを構成する。
の層８およびプリセットバス９ａが形成されるケイ化物
の層９は、本発明のＩＣＩの追加の中間結合準位を形成
する。さらに、領域８ａは抵抗器と前記中間結合準位の
ための連結のバス９ａラインを構成する。
集積回路１はさらに、ケイ化物層９とプリセットエリヤ
領域８ａとの上に重なる保護酸化層１０と、ならびに、
それに続く不動態層１１とを有する。
領域８ａとの上に重なる保護酸化層１０と、ならびに、
それに続く不動態層１１とを有する。
集積回路１の構造はまたざらに他の層をも有するが、こ
れらは普通よくあるものなので図示されていない。
れらは普通よくあるものなので図示されていない。
上記のＩＣは本発明により、第２図ないし第５図に示す
方法で有利に製作される。
方法で有利に製作される。
第１の結合準位の中のゲート４．ソース２．およびドレ
ーン３の形成に関しては本発明の方法も通常の工程で行
っており、その後誘電材料の通常の層７が、代表例では
あるものは熱酸化法で、またあるものは堆積法で全回路
１上に形成される。
ーン３の形成に関しては本発明の方法も通常の工程で行
っており、その後誘電材料の通常の層７が、代表例では
あるものは熱酸化法で、またあるものは堆積法で全回路
１上に形成される。
この段階で本方法は、第１の結合準位と外部との間の直
接接点を形成するために、よく知られた技術により、誘
電層７をマスキングし、エツチングする工程を有する（
第２図）。本実施例においては接点はドレーン３に形成
される。
接接点を形成するために、よく知られた技術により、誘
電層７をマスキングし、エツチングする工程を有する（
第２図）。本実施例においては接点はドレーン３に形成
される。
本発明の方法は１，５００−２．５００Ａの範囲の厚さ
または深さを有する多結晶シリコン層８を堆積する工程
を有し、それに続いて比較的厚いリフラクトリメタルの
ケイ化物の層９を堆積する工程が行われる。
または深さを有する多結晶シリコン層８を堆積する工程
を有し、それに続いて比較的厚いリフラクトリメタルの
ケイ化物の層９を堆積する工程が行われる。
ケイ化物層９の上に既知のようにマスクＭ１が置かれて
プリセットエリヤ領域８ａが形成され、次に選択エツチ
ングによりこの領域８ａのケイ化物が除去され、多結晶
シリコン内に形成される中間結合準位の中でこのプリセ
ットエリヤ領１ｐｉ Ｆ３ ａに抵抗器が形成される。
プリセットエリヤ領域８ａが形成され、次に選択エツチ
ングによりこの領域８ａのケイ化物が除去され、多結晶
シリコン内に形成される中間結合準位の中でこのプリセ
ットエリヤ領１ｐｉ Ｆ３ ａに抵抗器が形成される。
本方法は次に、ケイ化物層内に形成される前記中間結合
準位に対する連結ラインを構成するプリセットパス９ａ
を形成するために、ケイ化物層９の上と領域８ａとにマ
スクＭ２を設ける。
準位に対する連結ラインを構成するプリセットパス９ａ
を形成するために、ケイ化物層９の上と領域８ａとにマ
スクＭ２を設ける。
マスクＭ２の外側のケイ化物および多結晶シリコンは通
常の方法で除去され、それに続いて保護酸化層１０が形
成され、それに続く不動態層１１が堆積される。
常の方法で除去され、それに続いて保護酸化層１０が形
成され、それに続く不動態層１１が堆積される。
この段階で従来技術の方法により、接点を形成し、１つ
以上のメタル層をＨＩ積する。
以上のメタル層をＨＩ積する。
領域８ａ内に形成される抵抗器に多結晶シリコン本来の
値と異なる抵抗率の値を有することが要求される場合は
、本発明の方法はたとえばホウ素イオン打込みによる多
結晶シリコンのドーピングの中間工程を設けるので有利
である。
値と異なる抵抗率の値を有することが要求される場合は
、本発明の方法はたとえばホウ素イオン打込みによる多
結晶シリコンのドーピングの中間工程を設けるので有利
である。
最初に述べた本発明による好ましい実施例の代替法とし
ての第２のＩＣ製造方法は、ケイ化物層９の上にマスク
Ｍ３を最初に設け、中間結合層のための連結ラインを形
成するようにプリセットエリ４７領域８ａとプリセット
パス９ａとを形成する工程を有する。
ての第２のＩＣ製造方法は、ケイ化物層９の上にマスク
Ｍ３を最初に設け、中間結合層のための連結ラインを形
成するようにプリセットエリ４７領域８ａとプリセット
パス９ａとを形成する工程を有する。
マスクＭ３の外側のケイ化物および多結晶シリコンは除
去され（第６図）、次にプリセットエリヤ領域８ａを形
成するためにケイ化物層９の上にマスクＭ４が置かれる
。
去され（第６図）、次にプリセットエリヤ領域８ａを形
成するためにケイ化物層９の上にマスクＭ４が置かれる
。
ブリセラ１−エリヤ領域８ａからは通常の選択エツチン
グによりケイ化物が除去され、その後は第１の実施例と
同様に行われる。
グによりケイ化物が除去され、その後は第１の実施例と
同様に行われる。
多結晶シリコン上にリフラクトリメタルを堆積する従来
技術によりリフラクトリメタルのケイ化物が形成されそ
の後処理が行われる場合は、以下に説明のように本発明
による第３の実施例が実施されることに注意すべきであ
る。
技術によりリフラクトリメタルのケイ化物が形成されそ
の後処理が行われる場合は、以下に説明のように本発明
による第３の実施例が実施されることに注意すべきであ
る。
多結晶シリコン層８の堆積までは前の例と同じであるが
、この場合の多結晶シリコン層８は厚さを３０００〜４
０００Ａの範囲まで増加可能なので有利であり、その後
酸化層１２を形成するために多結晶シリコン層８は表面
酸化される。
、この場合の多結晶シリコン層８は厚さを３０００〜４
０００Ａの範囲まで増加可能なので有利であり、その後
酸化層１２を形成するために多結晶シリコン層８は表面
酸化される。
マスク量５自体は、プリセットエリヤ領域８ａを形成し
中間結合準位に対する抵抗器を形成するために酸化層１
２の上に置かれ、次にこの領域の外側から多結晶シリコ
ン酸化物が除去される。
中間結合準位に対する抵抗器を形成するために酸化層１
２の上に置かれ、次にこの領域の外側から多結晶シリコ
ン酸化物が除去される。
次に多結晶シリコンの層８と酸化物により保護されたｆ
ｎ ｌａ ８ ａとの上にリフラクトリメタルの３１３
が堆積され、リフラクトリメタルは多結晶シリコンとの
通常の合金化熱処理を受けて前記リフラクトリメタルの
ケイ化物の唐９を形成する。
ｎ ｌａ ８ ａとの上にリフラクトリメタルの３１３
が堆積され、リフラクトリメタルは多結晶シリコンとの
通常の合金化熱処理を受けて前記リフラクトリメタルの
ケイ化物の唐９を形成する。
これに続いて既知の技術である選択エツチングにより、
領域８ａに位置する未処理のリフラフ１〜リメタルは除
去される。
領域８ａに位置する未処理のリフラフ１〜リメタルは除
去される。
本発明の方法のこの第３の実施例においては、もちろん
多結晶シリコンの層８は、前出の実施例とは異ってケイ
酸図９からはもはやはっきり分離してはいない（第１０
図参照）。
多結晶シリコンの層８は、前出の実施例とは異ってケイ
酸図９からはもはやはっきり分離してはいない（第１０
図参照）。
この点で前出の実施例に対するものと同じ方法を用いて
、プリレットパス９ａとプリセットｖＡ域８ａとを形成
する。
、プリレットパス９ａとプリセットｖＡ域８ａとを形成
する。
さらに本発明による方法のこの第３の実施例は多結晶シ
リコンのイオン打込みによるドーピング工程を含むので
有利であり、もし必要ならばこの工程はこの方法のどの
段階でも行うことが可能である。
リコンのイオン打込みによるドーピング工程を含むので
有利であり、もし必要ならばこの工程はこの方法のどの
段階でも行うことが可能である。
上述の本発明によるモノリシックＩＣと３つの実施例の
各々は、ＭＯＳ形のＩＣについて説明してきたが、本発
明はＣＭＯＳ形の集積回路に対しても当然同様に適用可
能であることに気づくことは重要であり、したがってこ
の場合は集積回路内に必要な部品に対する通常のマスキ
ングとドーピングの工程を含み、プリセットエリヤ領域
に形成される抵抗器のマスクを適当にはずすことに注意
しなければならない。
各々は、ＭＯＳ形のＩＣについて説明してきたが、本発
明はＣＭＯＳ形の集積回路に対しても当然同様に適用可
能であることに気づくことは重要であり、したがってこ
の場合は集積回路内に必要な部品に対する通常のマスキ
ングとドーピングの工程を含み、プリセットエリヤ領域
に形成される抵抗器のマスクを適当にはずすことに注意
しなければならない。
したがって本発明による集積回路は追加の中間結合準位
を含み、この中間結合準位はきわめて有効で最新のモノ
リシックＩＣの要求を満たプものである。
を含み、この中間結合準位はきわめて有効で最新のモノ
リシックＩＣの要求を満たプものである。
ざらにこの中間結合準位においては、プリセット連結ラ
インは低抵抗率を示し、抵抗器はいかなる場合でも要求
に合わせて高い抵抗率の値を）ｑるようにｉｌ＋御可能
である。
インは低抵抗率を示し、抵抗器はいかなる場合でも要求
に合わせて高い抵抗率の値を）ｑるようにｉｌ＋御可能
である。
本発明によるＩＣのこの製造方法は、マスキングおよび
選択エツチングの目的のために、特定の要求に合いそう
な材料と技術とを使用することにより、広範囲の異なる
条件に適用可能である。
選択エツチングの目的のために、特定の要求に合いそう
な材料と技術とを使用することにより、広範囲の異なる
条件に適用可能である。
第１図は本発明によるＩＣの構造を略図で示す部分断面
側面図、 第２図ないし第５図は第１図に示すＩＣの製造のための
本方法による方法の連続工程を示す略図、第６図および
第７図は本発明の方法の第２の実施例の連続工程の略図
、 第８図ないし第１０図は本発明の方法の第３の実施例の
連続工程の略図、および 第１１図は第１図の詳細図の非縮尺斜視図である。 １・・・集積回路 ２・・・ソース３・・・ド
レーン ４・・・ゲート６・・・絶縁領域
７・・・多結晶シリコン層８ａ・・・プリセット
エリヤ領域 ９・・・ケイ化物層 ９ａ・・・プリセットパス
１０・・・保護酸化層 １１・・・不動層１２・・
・酸化層 Ｍｌ−Ｍ５・・・マスク
側面図、 第２図ないし第５図は第１図に示すＩＣの製造のための
本方法による方法の連続工程を示す略図、第６図および
第７図は本発明の方法の第２の実施例の連続工程の略図
、 第８図ないし第１０図は本発明の方法の第３の実施例の
連続工程の略図、および 第１１図は第１図の詳細図の非縮尺斜視図である。 １・・・集積回路 ２・・・ソース３・・・ド
レーン ４・・・ゲート６・・・絶縁領域
７・・・多結晶シリコン層８ａ・・・プリセット
エリヤ領域 ９・・・ケイ化物層 ９ａ・・・プリセットパス
１０・・・保護酸化層 １１・・・不動層１２・・
・酸化層 Ｍｌ−Ｍ５・・・マスク
Claims (5)
- （１）少なくとも１つの中間結合順位を組込み；および
、 多結晶シリコンの層（８）と、前記多結晶シリコンの層
（８）の上に重なるリフラクトリメタルのケイ化物の層
（９）とを有する； ところのＭＯＳ形またはＣＭＯＳ形のいずれかのモノリ
シック集積回路において； プリセットエリヤの領域（８ａ）と少なくとも１つのプ
リセットパス（９ａ）とは、前記多結晶シリンコの層（
８）と前記ケイ化物の層（９）とのそれぞれの中に形成
され、前記プリセットエリヤの領域（Ｂａ）は抵抗を形
成し、前記少なくとも１つのプリセットパス（９ａ）は
前記中間結合順位のための連結ラインを形成することを
特徴とするモノリシック集積回路。 - （２）ＭＯＳ形またはＣＭＯＳ形のいずれかのモノリシ
ック集積回路の製造方法において； この方法は、 多結晶シリコンの層（８）を形成すること；前記多結晶
シリコンの層（８）の上にリフラクトリメタルのケイ化
物の層（９）を堆積すること；プリセットエリヤの領域
（８ａ）を形成するために前記ケイ化物の層（９）上に
マスク（Ｍ１）を設けること； 中間結合準位内に抵抗を形成するために前記プリセット
エリヤの領域（８ａ）からケイ化物を除去すること； 前記中間結合順位のための連結ラインを形成するのに適
するプリセットパス（９ａ）を形成するために、前記ケ
イ化物の層と前記領域（８ａ）との上にマスク（Ｍ２）
を設けること；および前記マスク（Ｍ２）の外側からケ
イ化物の層（９）と多結晶シリコンの層（８）とを除去
すること；の以上の連続工程を有することを特徴とする
方法。 - （３）ＭＯＳ形またはＣＭＯＳ形のいずれかのモノリシ
ック集積回路の製造方法において； その方法は、 多結晶シリコンの層（８）を形成すること；多結晶シリ
コンの層（８）の上にリフラクトリメタルのケイ化物の
層（９）を堆積すること；プリセットエリヤの領域（８
ａ）と、中間結合準位のための連結ラインを形成するの
に適するプリセットライン（９ａ）とを形成するために
、前記ケイ化物の層（９）の上にマスク（Ｍ３）を設け
ること； 前記マスク（Ｍ３）の外側からケイ化物の層（９）と多
結晶シリコンの層（８）とを除去すること； 前記プリセットエリヤの領域（８ａ）を形成するために
、前記ケイ化物の層（９）の上にマスク（Ｍ４）を設け
ること；および 前記中間結合順位内に抵抗を形成する前記プリセットエ
リヤ領準（８ａ）からケイ化物を除去すること； の以上の連続工程を有することを特徴とする方法。 - （４）ＭＯＳ形またはＣＭＯＳ形のいずれかのモノリシ
ック集積回路の製造方法において； その方法は、 多結晶シリコンの層（８）を形成すること；酸化層（１
２）を形成するために前記多結晶シリコンの層（８）の
表面酸化をすること； 中間結合準位内に抵抗を形成するのに適するプリセット
エリヤ領域（８ａ）を形成するために、前記酸化層（１
２）の上にマスク（Ｍ５）を設けること； 前記プリセットエリヤ領域（８ａ）の外側から多結晶シ
リコン酸化物を除去すること； 前記プリセットエリヤ領域（８ａ）と多結晶シリコン層
（８）との上にリフラクトリメタルの層（１３）を堆積
すること； 前記リフラクトリメタルのケイ化物の層（９）を形成す
るために、前記リフラクトリメタル層（１３）を多結晶
シリコンと合金化熱処理させること； 前記多結晶シリコン酸化物のプリセットエリヤ領域（８
ａ）から前記末反応リフラクトリメタルを除去すること
； 前記中間結合準位のための連結ラインを形成するプリセ
ットパス（９ａ）を形成するために、前記ケイ化物（９
）と前記領域（８ａ）との上にマスク（Ｍ２）を設ける
こと；および 前記マスク（Ｍ２）の外側からケイ化物層（９）と多結
晶シリコン層（８）とを除去すること；の以上の工程を
有することを特徴とする方法。 - （５）イオン打込みにより前記多結晶シリコン層（８）
をドーピングする中間工程を有することを特徴とする特
許請求の範囲第２項、第３項および第４項に記載の方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT23323A/85 | 1985-12-20 | ||
| IT23323/85A IT1186485B (it) | 1985-12-20 | 1985-12-20 | Circuito integrato monolitico,in particolare di tipo mos o cmos e processo per la realizzazione di tale circuito |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154778A true JPS62154778A (ja) | 1987-07-09 |
| JPH07120653B2 JPH07120653B2 (ja) | 1995-12-20 |
Family
ID=11206066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61295058A Expired - Fee Related JPH07120653B2 (ja) | 1985-12-20 | 1986-12-12 | モノリシック集積回路の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4968645A (ja) |
| EP (1) | EP0226549B1 (ja) |
| JP (1) | JPH07120653B2 (ja) |
| DE (1) | DE3673777D1 (ja) |
| IT (1) | IT1186485B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3874522T2 (de) * | 1987-10-08 | 1993-04-22 | Ncr Int Inc | Verfahren zum herstellen von kontakten bei integrierten schaltungen. |
| US5304502A (en) * | 1988-11-08 | 1994-04-19 | Yamaha Corporation | Process of fabricating semiconductor integrated circuit having conductive strips used as resistor and gate electrode of component transistor |
| US5126279A (en) * | 1988-12-19 | 1992-06-30 | Micron Technology, Inc. | Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique |
| US5135882A (en) * | 1989-07-31 | 1992-08-04 | Micron Technology, Inc. | Technique for forming high-value inter-nodal coupling resistance for rad-hard applications in a double-poly, salicide process using local interconnect |
| US4975386A (en) * | 1989-12-22 | 1990-12-04 | Micro Power Systems, Inc. | Process enhancement using molybdenum plugs in fabricating integrated circuits |
| US5151387A (en) | 1990-04-30 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Polycrystalline silicon contact structure |
| US5068201A (en) * | 1990-05-31 | 1991-11-26 | Sgs-Thomson Microelectronics, Inc. | Method for forming a high valued resistive load element and low resistance interconnect for integrated circuits |
| JPH04355912A (ja) * | 1990-08-09 | 1992-12-09 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US5462894A (en) * | 1991-08-06 | 1995-10-31 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating a polycrystalline silicon resistive load element in an integrated circuit |
| US5182627A (en) * | 1991-09-30 | 1993-01-26 | Sgs-Thomson Microelectronics, Inc. | Interconnect and resistor for integrated circuits |
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| JP3396286B2 (ja) * | 1994-02-28 | 2003-04-14 | 三菱電機株式会社 | 半導体集積回路装置およびその製造方法 |
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| US6165861A (en) | 1998-09-14 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Integrated circuit polysilicon resistor having a silicide extension to achieve 100% metal shielding from hydrogen intrusion |
| US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
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| JPS6240761A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
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|---|---|---|---|---|
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| US4569122A (en) * | 1983-03-09 | 1986-02-11 | Advanced Micro Devices, Inc. | Method of forming a low resistance quasi-buried contact |
| JPS59210658A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 半導体装置の製造方法 |
| US4519126A (en) * | 1983-12-12 | 1985-05-28 | Rca Corporation | Method of fabricating high speed CMOS devices |
| JPS60130844A (ja) * | 1983-12-20 | 1985-07-12 | Toshiba Corp | 半導体装置の製造方法 |
| US4621276A (en) * | 1984-05-24 | 1986-11-04 | Texas Instruments Incorporated | Buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer |
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-
1985
- 1985-12-20 IT IT23323/85A patent/IT1186485B/it active
-
1986
- 1986-10-09 EP EP86830293A patent/EP0226549B1/en not_active Expired - Lifetime
- 1986-10-09 DE DE8686830293T patent/DE3673777D1/de not_active Expired - Fee Related
- 1986-12-12 JP JP61295058A patent/JPH07120653B2/ja not_active Expired - Fee Related
-
1988
- 1988-12-15 US US07/289,391 patent/US4968645A/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| IT1186485B (it) | 1987-11-26 |
| DE3673777D1 (de) | 1990-10-04 |
| US4968645A (en) | 1990-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |