JP2526536Y2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2526536Y2 JP2526536Y2 JP1986158928U JP15892886U JP2526536Y2 JP 2526536 Y2 JP2526536 Y2 JP 2526536Y2 JP 1986158928 U JP1986158928 U JP 1986158928U JP 15892886 U JP15892886 U JP 15892886U JP 2526536 Y2 JP2526536 Y2 JP 2526536Y2
- Authority
- JP
- Japan
- Prior art keywords
- impurity diffusion
- wiring
- junction
- semiconductor device
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、半導体装置に関し、特に、配線の構造に関
するものである。
するものである。
〔従来の技術〕 従来、半導体装置に用いられている配線構造としては
第２図に示すものが一般的である。
第２図に示すものが一般的である。
すなわち、たとえば４Ωcm程度のＰ型シリコン基板21
上に、素子分離用の厚さ8000Å程度の熱酸化シリコン膜
とたとえば気相成長法によって被着したPSG膜4000Å程
度によって構成された絶縁膜22を介してスパッタ法など
により被着されたアルミ層を公知のフォトエッチング法
によりパターニングし、配線層23が形成されているのが
普通である。
上に、素子分離用の厚さ8000Å程度の熱酸化シリコン膜
とたとえば気相成長法によって被着したPSG膜4000Å程
度によって構成された絶縁膜22を介してスパッタ法など
により被着されたアルミ層を公知のフォトエッチング法
によりパターニングし、配線層23が形成されているのが
普通である。
上述した従来の配線構造では、アルミ配線23とシリコ
ン基板21との間の寄生容量Ｃが形成されているのはよく
知られており、配線間の寄生容量と共に、配線上の信号
伝達遅延や、波形の変形、などの原因となり、特性の劣
化や誤動作に至る場合が少なくない。
ン基板21との間の寄生容量Ｃが形成されているのはよく
知られており、配線間の寄生容量と共に、配線上の信号
伝達遅延や、波形の変形、などの原因となり、特性の劣
化や誤動作に至る場合が少なくない。
この傾向は、大規模高密度集積回路において特に顕著
であり、まず１つには、極度なファインパターン化の傾
向は、加工性向上の目的から厚さをうすくする必要を生
じ、前述の寄生容量Ｃは増大の傾向にあり、また第２に
チップ大規模化に伴い、配線領域の増大、配線長の増大
は避けられず、同様に、寄生容量の影響は非常に大きな
問題となっている。
であり、まず１つには、極度なファインパターン化の傾
向は、加工性向上の目的から厚さをうすくする必要を生
じ、前述の寄生容量Ｃは増大の傾向にあり、また第２に
チップ大規模化に伴い、配線領域の増大、配線長の増大
は避けられず、同様に、寄生容量の影響は非常に大きな
問題となっている。
また、集積回路において入力パッドから入力回路領域
までチップ上を引きまわす必要がしばしば生じ、この場
合集積回路の入力容量の増大を招く結果となる。
までチップ上を引きまわす必要がしばしば生じ、この場
合集積回路の入力容量の増大を招く結果となる。
上述した従来の半導体装置に対し、本考案は、非常に
簡単な構造で、すなわちフローティングの不純物拡散層
を追加するのみで大巾に配線容量を減少させることがで
きるという点に独創的内容を有する。
簡単な構造で、すなわちフローティングの不純物拡散層
を追加するのみで大巾に配線容量を減少させることがで
きるという点に独創的内容を有する。
本考案の半導体装置は、一導電型半導体基板の一表面
上に絶縁膜を介して導電性配線が形成された半導体装置
において、前記導電性配線下の前記半導体基板表面に他
導電型の不純物拡散領域を設け、前記不純物拡散領域お
よび前記半導体基板の間の接合に前記導電性配線に信号
を伝達させる前の初期バイアスとして前記接合を逆バイ
アスする電圧を印加し、その後に前記不純物拡散領域を
電気的にフローティングとする手段を有することを特徴
とする。
上に絶縁膜を介して導電性配線が形成された半導体装置
において、前記導電性配線下の前記半導体基板表面に他
導電型の不純物拡散領域を設け、前記不純物拡散領域お
よび前記半導体基板の間の接合に前記導電性配線に信号
を伝達させる前の初期バイアスとして前記接合を逆バイ
アスする電圧を印加し、その後に前記不純物拡散領域を
電気的にフローティングとする手段を有することを特徴
とする。
次に本考案について図面を参照して説明する。
第１図は、本考案の一実施例で、第１図（ｂ）は平面
図を示し、第１図（ａ）は、第１図（ｂ）中Ｘ−Ｘ′に
おける断面図である。
図を示し、第１図（ａ）は、第１図（ｂ）中Ｘ−Ｘ′に
おける断面図である。
４Ωcm程度の比抵抗を有するＰ型基板11表面上に、公
知のイオン注入法によりヒ素を導入し、熱処理を施すこ
とにより層抵抗500Ω程度のＮ型不純物拡散層14が形成
されている。さらに公知のスチーム酸化法および気相成
長法により形成された酸化シリコン膜およびPSG膜1200
Å程度12を介して金属配線層13が形成されている。配線
13の材料としては、蒸着法あるいは、スパッタ法による
アルミニウムの他にCVD法も含め、タングステンを始め
とする高融点金属、多結晶シリコン層が挙げられる。ま
た、本考案で最も重要な役割を果す不純物拡散層14の形
成法はイオン注入に限らず、熱拡散やその他のさまざま
なものが考えられるが、他の実施例として回路素子領域
にCMOS回路が用いられている場合不純物拡散領域14はい
わゆるウェルを転用することができる。さらに、本考案
では、接合にバイアスを加えた後フローティングとして
いる。
知のイオン注入法によりヒ素を導入し、熱処理を施すこ
とにより層抵抗500Ω程度のＮ型不純物拡散層14が形成
されている。さらに公知のスチーム酸化法および気相成
長法により形成された酸化シリコン膜およびPSG膜1200
Å程度12を介して金属配線層13が形成されている。配線
13の材料としては、蒸着法あるいは、スパッタ法による
アルミニウムの他にCVD法も含め、タングステンを始め
とする高融点金属、多結晶シリコン層が挙げられる。ま
た、本考案で最も重要な役割を果す不純物拡散層14の形
成法はイオン注入に限らず、熱拡散やその他のさまざま
なものが考えられるが、他の実施例として回路素子領域
にCMOS回路が用いられている場合不純物拡散領域14はい
わゆるウェルを転用することができる。さらに、本考案
では、接合にバイアスを加えた後フローティングとして
いる。
以上説明した本考案は、第１図に示すように、配線13
とシリコン基板11との間の寄生容量は不純物拡散層14が
フローティング電位であるので配線13と不純物拡散層14
との間の容量成分と、不純物拡散層14とシリコン基板11
との間の接合容量成分との直列容量となっている。接合
容量は、シリコン基板11、不純物拡散層14の不純物濃
度、および、接合のバイアス電圧によって決まることは
よく知られている。
とシリコン基板11との間の寄生容量は不純物拡散層14が
フローティング電位であるので配線13と不純物拡散層14
との間の容量成分と、不純物拡散層14とシリコン基板11
との間の接合容量成分との直列容量となっている。接合
容量は、シリコン基板11、不純物拡散層14の不純物濃
度、および、接合のバイアス電圧によって決まることは
よく知られている。
前述の実施例について説明する。第１図（ｂ）におい
てアルミ巾Ａ＝４μｍ、不純物拡散層巾Ｂ＝８μｍ、の
例を考え、区間Ｃ＝100μｍにおける配線13のシリコン
基板11との容量について不純物拡散層14の有無の効果を
比較してみる。ただし、ここでは、簡単のために平行平
板容量を仮定する。不純物拡散層14が無い場合は、配線
13とシリコン基板間容量は、酸化シリコン膜1200Åによ
る平行平板容量値そのものであるからほぼ0.01pFとなる
のに対し、不純物拡散層14を設けると、不純物濃度を２
×1016／cm3程度とすると、接合容量はほぼ0.003pFとな
り、配線13と不純物拡散層14との間の平行平板容量0.01
pFと接合容量0.003pFの直列合成容量0.002pFが配線13と
シリコン基板11との寄生容量となる。すなわち、1/5に
減少し、非常に効果が大きいことがわかる。
てアルミ巾Ａ＝４μｍ、不純物拡散層巾Ｂ＝８μｍ、の
例を考え、区間Ｃ＝100μｍにおける配線13のシリコン
基板11との容量について不純物拡散層14の有無の効果を
比較してみる。ただし、ここでは、簡単のために平行平
板容量を仮定する。不純物拡散層14が無い場合は、配線
13とシリコン基板間容量は、酸化シリコン膜1200Åによ
る平行平板容量値そのものであるからほぼ0.01pFとなる
のに対し、不純物拡散層14を設けると、不純物濃度を２
×1016／cm3程度とすると、接合容量はほぼ0.003pFとな
り、配線13と不純物拡散層14との間の平行平板容量0.01
pFと接合容量0.003pFの直列合成容量0.002pFが配線13と
シリコン基板11との寄生容量となる。すなわち、1/5に
減少し、非常に効果が大きいことがわかる。
しかも本願考案では、接合に初期バイアスを加えた後
フローティングとしている。すなわち、不純物拡散層14
とシリコン基板11との間の接合に初期バイアスとして同
接合を逆バイアスする電圧を印加し、この後、同逆バイ
アスの印加を停止して不純物拡散層14をフローティング
状態としている。この結果、不純物拡散層14とシリコン
基板11との間の接合容量はさらに小さくなり、配線13の
寄生容量をさらに減少させることができる。
フローティングとしている。すなわち、不純物拡散層14
とシリコン基板11との間の接合に初期バイアスとして同
接合を逆バイアスする電圧を印加し、この後、同逆バイ
アスの印加を停止して不純物拡散層14をフローティング
状態としている。この結果、不純物拡散層14とシリコン
基板11との間の接合容量はさらに小さくなり、配線13の
寄生容量をさらに減少させることができる。
また、前述のごとく、回路素子としてCMOSを用いてい
る場合、ウェル拡散層を不純物拡散層14として転用する
と、不純物濃度が低いため大きな効果が得られると共
に、製造工程を増加させることなく実現できるという利
点を有する。
る場合、ウェル拡散層を不純物拡散層14として転用する
と、不純物濃度が低いため大きな効果が得られると共
に、製造工程を増加させることなく実現できるという利
点を有する。
第１図（ａ），（ｂ）は本考案の一実施例で、第１図
（ｂ）は平面図、第１図（ａ）は第１図（ｂ）中Ｘ−
Ｘ′における断面図をそれぞれ示し、第２図は従来例を
示す。 11,12……シリコン基板、12,22……絶縁膜、13,23……
配線層、14……不純物拡散層、Ｃ……寄生容量を示す。
（ｂ）は平面図、第１図（ａ）は第１図（ｂ）中Ｘ−
Ｘ′における断面図をそれぞれ示し、第２図は従来例を
示す。 11,12……シリコン基板、12,22……絶縁膜、13,23……
配線層、14……不純物拡散層、Ｃ……寄生容量を示す。
Claims (1)
- 【請求項１】一導電型半導体基板の一表面上に絶縁膜を
介して導電性配線が形成された半導体装置において、前
記導電性配線下の前記半導体基板表面に他導電型の不純
物拡散領域を設け、前記不純物拡散領域および前記半導
体基板の間の接合に前記導電性配線に信号を伝達させる
前の初期バイアスとして前記接合を逆バイアスする電圧
を印加し、その後に前記不純物拡散領域を電気的にフロ
ーティングとする手段を有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986158928U JP2526536Y2 (ja) | 1986-10-16 | 1986-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986158928U JP2526536Y2 (ja) | 1986-10-16 | 1986-10-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6364041U JPS6364041U (ja) | 1988-04-27 |
| JP2526536Y2 true JP2526536Y2 (ja) | 1997-02-19 |
Family
ID=31082880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986158928U Expired - Lifetime JP2526536Y2 (ja) | 1986-10-16 | 1986-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526536Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723539B2 (ja) * | 1988-06-10 | 1998-03-09 | 日本電気株式会社 | マスタースライス型半導体装置 |
| JP6331447B2 (ja) * | 2014-02-14 | 2018-05-30 | オムロン株式会社 | 静電容量型圧力センサ及び入力装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141977A (ja) * | 1974-10-07 | 1976-04-08 | Suwa Seikosha Kk | Handotaisochi |
| JPS6112056A (ja) * | 1984-06-27 | 1986-01-20 | Toshiba Corp | 半導体装置 |
| JPS62287643A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-10-16 JP JP1986158928U patent/JP2526536Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6364041U (ja) | 1988-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58210656A (ja) | 積層型ｃｍｏｓインバ−タ装置 | |
| JPS62154778A (ja) | モノリシック集積回路の製造方法 | |
| JPS6321351B2 (ja) | ||
| US3942241A (en) | Semiconductor devices and methods of manufacturing same | |
| JPS62162362A (ja) | Ｍｏｓ型集積回路及びその製造方法 | |
| JP2526536Y2 (ja) | 半導体装置 | |
| JPS58124243A (ja) | 半導体装置の製造方法 | |
| JP2504498B2 (ja) | 半導体装置 | |
| JPH0834286B2 (ja) | 集積回路装置 | |
| JP2613939B2 (ja) | 半導体装置 | |
| JP3417482B2 (ja) | 半導体装置の製造方法 | |
| JP2993041B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JPH0576770B2 (ja) | ||
| JPH04361566A (ja) | 半導体集積回路 | |
| JP2515040B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07221190A (ja) | 半導体集積回路装置 | |
| JPH0618251B2 (ja) | 半導体装置 | |
| JPH05211294A (ja) | 半導体装置 | |
| JPH09219493A (ja) | 抵抗素子及びこの製造方法並びにそれが集積された半導体装置 | |
| JPS62112359A (ja) | 半導体装置の製造方法 | |
| JPS63177454A (ja) | 半導体装置の製造方法 | |
| JPH01225349A (ja) | 電子素子形成用材料 | |
| JPS60214569A (ja) | Ｍｏｓ型半導体装置 | |
| JPS60134458A (ja) | 半導体装置 | |
| JPS63260156A (ja) | 半導体装置 |