JPS6112056A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6112056A JPS6112056A JP13233784A JP13233784A JPS6112056A JP S6112056 A JPS6112056 A JP S6112056A JP 13233784 A JP13233784 A JP 13233784A JP 13233784 A JP13233784 A JP 13233784A JP S6112056 A JPS6112056 A JP S6112056A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- resistor
- capacitance
- capacity
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＩＣ（集積回路）の配線またはポリシリコン抵
抗に付随する浮遊容量の最小化をはかった半導体装置に
関する。
抗に付随する浮遊容量の最小化をはかった半導体装置に
関する。
従来のＩＣにあっては、主に５ｔｏｚ層で発生する配線
またはポリシリコン抵抗の浮遊容量によりて、高速動作
が得られなりことが多い。そこで従来はパターンレイア
ウトを工夫して、配線を短くするか幅を狭くするかによ
って浮遊容量を減らしていた。その他高速リニアＩＣに
おいて、がンディングノや、ドに付随する対Ｐ型基板間
の浮遊容量を減らしたい場合、デンディング／４’ ｙ
ドの下にＮ型の島をつ＜ ｂ ％ ＰＮ接合に逆バイヤ
スを印加することにより浮遊容量を減少させているもの
がある。しかしこの方法は単に逆バイヤスを加えただけ
であるから、交流（ＡＣ）等何回路で考えた場合その逆
バイヤスの容量は非常に小さくなると考えられ、高周波
動作においてそれほど期待できないものであった。
またはポリシリコン抵抗の浮遊容量によりて、高速動作
が得られなりことが多い。そこで従来はパターンレイア
ウトを工夫して、配線を短くするか幅を狭くするかによ
って浮遊容量を減らしていた。その他高速リニアＩＣに
おいて、がンディングノや、ドに付随する対Ｐ型基板間
の浮遊容量を減らしたい場合、デンディング／４’ ｙ
ドの下にＮ型の島をつ＜ ｂ ％ ＰＮ接合に逆バイヤ
スを印加することにより浮遊容量を減少させているもの
がある。しかしこの方法は単に逆バイヤスを加えただけ
であるから、交流（ＡＣ）等何回路で考えた場合その逆
バイヤスの容量は非常に小さくなると考えられ、高周波
動作においてそれほど期待できないものであった。
本発明は上記実情忙鑑みてなされたもので、配線または
ポリシリコン抵抗に発生する浮遊容量を減少させること
Ｋより、理想的な回路動作を実現することができる半導
体装置を提供しようとするものである。
ポリシリコン抵抗に発生する浮遊容量を減少させること
Ｋより、理想的な回路動作を実現することができる半導
体装置を提供しようとするものである。
本発明は、ＩＣの配線またはポリシリコン抵抗の浮遊容
量に対して、回路上直列になるように容量が接続される
ことによ勺、等価的に配線またはポリシリ】ン抵抗の浮
遊容量を減少させる。
量に対して、回路上直列になるように容量が接続される
ことによ勺、等価的に配線またはポリシリ】ン抵抗の浮
遊容量を減少させる。
上記直列に接続する容量は、接合容量に逆バイヤスを印
加して使用する。該バイヤスを高抵抗を介して印加する
ため、電源のインビーダ／スは無視でき、直列に容量が
接続されるようにしたものである。
加して使用する。該バイヤスを高抵抗を介して印加する
ため、電源のインビーダ／スは無視でき、直列に容量が
接続されるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第１
図中１はＰ型基板、２は該基板上に絶縁膜３を介して形
成されたアルミニウム等よりなる配線、４は該配線下の
基板に設けられたＮ型島領域、５は該島領域に、ポリシ
リコン層６等よりなる抵抗Ｒを介して逆バイヤスを印加
するアルミニウム電極、Ｃ１は接合容量、Ｃ２は５ｔｏ
２ （絶縁）膜３による容量である。
図中１はＰ型基板、２は該基板上に絶縁膜３を介して形
成されたアルミニウム等よりなる配線、４は該配線下の
基板に設けられたＮ型島領域、５は該島領域に、ポリシ
リコン層６等よりなる抵抗Ｒを介して逆バイヤスを印加
するアルミニウム電極、Ｃ１は接合容量、Ｃ２は５ｔｏ
２ （絶縁）膜３による容量である。
即ちこの構成は、配線２下のＰ型基板１にＮ型のｈ：、
４をつくる。この島４は抵抗Ｒで電源に吊シ、逆バイヤ
スを印加する。接合容量Ｃ１は前記逆バイヤスにより極
小となっている。接合容量Ｃ１と絶縁膜３による容量Ｃ
２とバイヤス用抵抗Ｒの関係は次のようになっている。
４をつくる。この島４は抵抗Ｒで電源に吊シ、逆バイヤ
スを印加する。接合容量Ｃ１は前記逆バイヤスにより極
小となっている。接合容量Ｃ１と絶縁膜３による容量Ｃ
２とバイヤス用抵抗Ｒの関係は次のようになっている。
０点の配線より見た場合の回路は第２図に、その等価回
路は第３図に示される。即ち の条件としたどき、接合容量Ｃ１に並列に接続される抵
抗Ｒは無視することができ、容量Ｃ１とＣ２の直列接続
に簡単化される。等価的な寄生容量となシ、合成容量Ｃ
３は絶縁膜３による容量Ｃ２よりも小さくなる本のであ
る。
路は第３図に示される。即ち の条件としたどき、接合容量Ｃ１に並列に接続される抵
抗Ｒは無視することができ、容量Ｃ１とＣ２の直列接続
に簡単化される。等価的な寄生容量となシ、合成容量Ｃ
３は絶縁膜３による容量Ｃ２よりも小さくなる本のであ
る。
第４図は、浮遊容量を減らす対象をポリシリコン層１１
の抵抗・Ｒ２とした場合の例である。図中１２〜１４は
回路接続用アルミニウム配線である。その他の部分は前
実施例と対応するので、対応個所には同一符号を付して
説明を省略する。
の抵抗・Ｒ２とした場合の例である。図中１２〜１４は
回路接続用アルミニウム配線である。その他の部分は前
実施例と対応するので、対応個所には同一符号を付して
説明を省略する。
以上説明した如く本発明によれば、ＩＣの配線またはポ
リシリコン抵抗の浮遊容量を減少できる。また広帯域ア
ンプにおける帰還抵抗の浮遊容量を減少させることによ
プ、理論どうシの動作を保証することができる。また・
ぐターン上の配線に伴なう浮遊容量を減らすことにより
、現在使用しているトランジスタを使用して□も回路の
帯域をのばすことができるものである。
リシリコン抵抗の浮遊容量を減少できる。また広帯域ア
ンプにおける帰還抵抗の浮遊容量を減少させることによ
プ、理論どうシの動作を保証することができる。また・
ぐターン上の配線に伴なう浮遊容量を減らすことにより
、現在使用しているトランジスタを使用して□も回路の
帯域をのばすことができるものである。
第１図は本発明の一実施例のＩＣ構成図、第２図、第３
図は同構成の等価回路図、第４図は本発明の他の実施例
の１４タ一ン平面図である。 １・・・半導体基板、２・・・アルミニウム配線、３・
・・絶縁膜、４・・・島領域、１１・・・ポリシリコン
抵抗、Ｒ・・・抵抗、Ｃ１＃ ０２・・・容量。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
図は同構成の等価回路図、第４図は本発明の他の実施例
の１４タ一ン平面図である。 １・・・半導体基板、２・・・アルミニウム配線、３・
・・絶縁膜、４・・・島領域、１１・・・ポリシリコン
抵抗、Ｒ・・・抵抗、Ｃ１＃ ０２・・・容量。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
Claims (1)
- 第１導電型半導体基体と、該基体上に絶縁膜を介して形
成された配線またはポリシリコン抵抗と、該配線または
ポリシリコン抵抗下の半導体基体に設けられた第２導電
型島領域と、該島領域に抵抗を介して逆バイヤスを印加
する手段とを具備し、前記抵抗の値は、前記半導体基体
と島領域間の容量によるインピーダンスより非常に大と
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13233784A JPS6112056A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13233784A JPS6112056A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112056A true JPS6112056A (ja) | 1986-01-20 |
Family
ID=15078968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13233784A Pending JPS6112056A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112056A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364041U (ja) * | 1986-10-16 | 1988-04-27 | ||
| US5770886A (en) * | 1993-03-03 | 1998-06-23 | California Micro Devices, Inc. | Semiconductor device with integrated RC network and schottky diode |
| US5923076A (en) * | 1996-03-06 | 1999-07-13 | Sgs-Thomas Microelectronics S.R.L. | Integrated device with pads |
| WO2002007222A3 (en) * | 2000-07-06 | 2002-04-11 | Koninkl Philips Electronics Nv | Receiver comprising a variable capacitance diode |
-
1984
- 1984-06-27 JP JP13233784A patent/JPS6112056A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364041U (ja) * | 1986-10-16 | 1988-04-27 | ||
| US5770886A (en) * | 1993-03-03 | 1998-06-23 | California Micro Devices, Inc. | Semiconductor device with integrated RC network and schottky diode |
| US5923076A (en) * | 1996-03-06 | 1999-07-13 | Sgs-Thomas Microelectronics S.R.L. | Integrated device with pads |
| WO2002007222A3 (en) * | 2000-07-06 | 2002-04-11 | Koninkl Philips Electronics Nv | Receiver comprising a variable capacitance diode |
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