JPH0127586B2 - - Google Patents
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- JPH0127586B2 JPH0127586B2 JP54133132A JP13313279A JPH0127586B2 JP H0127586 B2 JPH0127586 B2 JP H0127586B2 JP 54133132 A JP54133132 A JP 54133132A JP 13313279 A JP13313279 A JP 13313279A JP H0127586 B2 JPH0127586 B2 JP H0127586B2
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- 239000000758 substrate Substances 0.000 claims description 23
- 239000003990 capacitor Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にバイポーラ型集積回
路に関するものである。
路に関するものである。
一般にバイポーラ型半導体装置のスイツチング
速度を決定する要素の1つに各素子に付随する寄
生容量があり、その削減はスイツチング速度に決
定的に効果があるので素子のサイズの縮小等によ
り削減が計られて来たが、依然大きな問題となつ
ている。内在する各素子を基板あるいは絶縁層と
分離するには通常PN接合を逆方向にバイアスす
ることが行われている。たとえばp型基板には最
低電位が接続される。たとえばTTL型の場合
0volt,ECL型の場合−5.2volt(Typ)である。又p
型の不純物層を抵抗器として使う場合その絶縁層
(n型)には最高電位が接続される。たとえば
TTL型の場合+5volt(Typ)ECL型の場合0voltで
ある。このように従来のバイポーラトランジスタ
を有するモノリシツク半導体装置では、電源電圧
たとえばVCC(OV),VEE(−5V)をそのまま基
板や抵抗の絶縁層に印加していたから、上記寄生
容量は十分に低減できない。そのために、素子の
サイズの縮小を考えなくてはならないが、その容
量減少には限度があり、これにより該装置の動作
速度の高速化に支障が生じてしまう。
速度を決定する要素の1つに各素子に付随する寄
生容量があり、その削減はスイツチング速度に決
定的に効果があるので素子のサイズの縮小等によ
り削減が計られて来たが、依然大きな問題となつ
ている。内在する各素子を基板あるいは絶縁層と
分離するには通常PN接合を逆方向にバイアスす
ることが行われている。たとえばp型基板には最
低電位が接続される。たとえばTTL型の場合
0volt,ECL型の場合−5.2volt(Typ)である。又p
型の不純物層を抵抗器として使う場合その絶縁層
(n型)には最高電位が接続される。たとえば
TTL型の場合+5volt(Typ)ECL型の場合0voltで
ある。このように従来のバイポーラトランジスタ
を有するモノリシツク半導体装置では、電源電圧
たとえばVCC(OV),VEE(−5V)をそのまま基
板や抵抗の絶縁層に印加していたから、上記寄生
容量は十分に低減できない。そのために、素子の
サイズの縮小を考えなくてはならないが、その容
量減少には限度があり、これにより該装置の動作
速度の高速化に支障が生じてしまう。
本発明の目的はこれに対し素子サイズの縮小を
計らずにこれらの寄生容量を削減する事にある。
本発明の他の目的は、余分な外部電源を使わずに
上記の目的を達成する事にある。
計らずにこれらの寄生容量を削減する事にある。
本発明の他の目的は、余分な外部電源を使わずに
上記の目的を達成する事にある。
そのため、本発明は、基板及抵抗の絶縁領域に
それぞれ任意のバイアス電圧を与える手段を有す
るようにしてある。又本発明は、上記のバイアス
は発振器及整流器を用いて所要のバイアス電圧を
同一チツプ上で発生させるようになつている。
それぞれ任意のバイアス電圧を与える手段を有す
るようにしてある。又本発明は、上記のバイアス
は発振器及整流器を用いて所要のバイアス電圧を
同一チツプ上で発生させるようになつている。
本発明では半導体のPN接合の寄生容量は一般
的に逆バイアス電圧を大きくかければ削減出来る
事に着目している。より具体的な式で表現すれ
ば、PN接合の寄生容量のバイアス依存性は次式
で表わされる。
的に逆バイアス電圧を大きくかければ削減出来る
事に着目している。より具体的な式で表現すれ
ば、PN接合の寄生容量のバイアス依存性は次式
で表わされる。
CA=単位面積当りの接合容量。
φ=N形を基準にとつた接合印加電圧。
φ0=接合接触電位差(0.8volt)。
CA0=印加電圧0のとききの単位面積当りの接
合容量。
合容量。
n=製造技術により決定される定数であり2〜
3程度の値を取る。
3程度の値を取る。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す断面図で、モノ
リシツク半導体装置101に含まれる基板10
2、抵抗絶縁層103に対し外部よりそれぞれの
バイアス電圧を端子105,106より与え得る
ことを示している。ただしこの方法では端子10
6,105をして外部よりバイアス電圧をかける
必要がある。これに対し、第2図においては内部
バイアス電圧発装置として、共通の発振器20
1、発振器出力を整流して基板バイアス電圧を与
えるための整流器202,203を有している。
このようにすれば、バイアス電圧を与えるための
(余分な)電源も外部端子も不要となる。第3図
に具体的な実施回路図を示す。発振器301はい
わゆるリングオシレーターまた整流器302は基
板バイアスを与えるためのもの、整流器303は
抵抗絶縁層にバイアスを与えるためのものであ
る。整流器302は、発振器出力に接続されたコ
ンデンサ304を有しこのコンデンサ304に、
コレクター領域をフローデイングとしベース領域
をアノードそしてエミツタ領域をカソードとした
BEダイオード305のアノードを接続する。更
にコレクター領域をカソードとし基板をアノード
とした基板−コレクタ間(sub―c)ダイオード
306のカソードを前記BEダイオード305と
コンデンサ304の接続点に接続して構成された
整流器に前記発振器出力が上記コンデンサの他の
一端に接続される。また上記BEダイオード30
5のカソードはVEE(ここでは5V最低電位)さら
に上記sub―cダイオード306のアノードから
基板バイアス電圧が発生する。このsub―cダイ
オード306は基板内の必要な場所に複数ケ所作
られる。
第1図は本発明の一実施例を示す断面図で、モノ
リシツク半導体装置101に含まれる基板10
2、抵抗絶縁層103に対し外部よりそれぞれの
バイアス電圧を端子105,106より与え得る
ことを示している。ただしこの方法では端子10
6,105をして外部よりバイアス電圧をかける
必要がある。これに対し、第2図においては内部
バイアス電圧発装置として、共通の発振器20
1、発振器出力を整流して基板バイアス電圧を与
えるための整流器202,203を有している。
このようにすれば、バイアス電圧を与えるための
(余分な)電源も外部端子も不要となる。第3図
に具体的な実施回路図を示す。発振器301はい
わゆるリングオシレーターまた整流器302は基
板バイアスを与えるためのもの、整流器303は
抵抗絶縁層にバイアスを与えるためのものであ
る。整流器302は、発振器出力に接続されたコ
ンデンサ304を有しこのコンデンサ304に、
コレクター領域をフローデイングとしベース領域
をアノードそしてエミツタ領域をカソードとした
BEダイオード305のアノードを接続する。更
にコレクター領域をカソードとし基板をアノード
とした基板−コレクタ間(sub―c)ダイオード
306のカソードを前記BEダイオード305と
コンデンサ304の接続点に接続して構成された
整流器に前記発振器出力が上記コンデンサの他の
一端に接続される。また上記BEダイオード30
5のカソードはVEE(ここでは5V最低電位)さら
に上記sub―cダイオード306のアノードから
基板バイアス電圧が発生する。このsub―cダイ
オード306は基板内の必要な場所に複数ケ所作
られる。
また整流器303は発振器出力に接続されたコ
ンデンサ308に、コレクター及びベース領域を
接続しアノードとしエミツタ領域をカソードとし
たBEダイオード309のカソードを接続する。
このBEダイオード309と上記コンデンサ30
8との接続点にコレクター及びベース領域を接続
しアノードとしエミツタ領域をカソードとした
BEダイオード310のアノードを接続し、構成
された整流器に前記発振器出力が上記コンデンサ
の他の一端に接続される、また上記309のアノ
ードはVCC(最高電位0v)に接続されさらに上記ダ
イオード310のカソードから抵抗絶縁層バイア
ス電圧が発生し基板内の各抵抗絶縁層に接続され
る。
ンデンサ308に、コレクター及びベース領域を
接続しアノードとしエミツタ領域をカソードとし
たBEダイオード309のカソードを接続する。
このBEダイオード309と上記コンデンサ30
8との接続点にコレクター及びベース領域を接続
しアノードとしエミツタ領域をカソードとした
BEダイオード310のアノードを接続し、構成
された整流器に前記発振器出力が上記コンデンサ
の他の一端に接続される、また上記309のアノ
ードはVCC(最高電位0v)に接続されさらに上記ダ
イオード310のカソードから抵抗絶縁層バイア
ス電圧が発生し基板内の各抵抗絶縁層に接続され
る。
次に上記のように構成された回路について第3
図に従つてその動作を説明する。第4図a,b及
びcは発振器出力第3図A点及び整流器出力の波
形図で、先ず整流器302については、発振器3
01はレベル図第4図aのように最高電位VH
−0.7V最低電位VL−5Vの間を周期的に発振す
る。今発振器301の出力がVLからVHに上昇す
る時コンデンサ304およびダイオード305に
電流パスが生ずる。その結果コンデンサは|
VC304|=|VH−VL|−|VBE305|=|−0.7+5
|−|0.7|=3.6vに充電される。ここでVBE305は
ダイオード305の順方向接合電位である。次に
発振器出力がVHからVLに降下する時はダイオー
ド305はしや断されコンデンサ304の両端の
電位は前記充電々位VC304を保つため第3図A点
の電位VALはVVL=VEE−|VC304|=−5v−3.6v=
−8.6vまで下る。この時ダイオード306は導通
となりその結果基板電位はVsub=−8.6v+VBE306
=−7.9vとなる。ここでVBE306はダイオード30
の順方向接合電位である。
図に従つてその動作を説明する。第4図a,b及
びcは発振器出力第3図A点及び整流器出力の波
形図で、先ず整流器302については、発振器3
01はレベル図第4図aのように最高電位VH
−0.7V最低電位VL−5Vの間を周期的に発振す
る。今発振器301の出力がVLからVHに上昇す
る時コンデンサ304およびダイオード305に
電流パスが生ずる。その結果コンデンサは|
VC304|=|VH−VL|−|VBE305|=|−0.7+5
|−|0.7|=3.6vに充電される。ここでVBE305は
ダイオード305の順方向接合電位である。次に
発振器出力がVHからVLに降下する時はダイオー
ド305はしや断されコンデンサ304の両端の
電位は前記充電々位VC304を保つため第3図A点
の電位VALはVVL=VEE−|VC304|=−5v−3.6v=
−8.6vまで下る。この時ダイオード306は導通
となりその結果基板電位はVsub=−8.6v+VBE306
=−7.9vとなる。ここでVBE306はダイオード30
の順方向接合電位である。
次に整流器303の動作について第5図に従つ
て説明する。第5図a,b及びcは導電型出力、
第3図B点の電位及び整流器出力の波形図で発振
器301の出力が最高電位VH−0.7Vから最低
電位VL−5vに降下する時コンデンサ308は
|VC308|=|VL|−|VBE309|=|−5|−|
0.7|=4.3vに充電される。ここでVBE309はダイオ
ード309の順方向接合電位である。次に発振器
出力がVLからVHに上昇するときダイオード30
9はしや断され、コンデンサ308の両端の電位
は前記|VC308|=4.3vを保つため第3図B点にお
ける電位はVB=VH+|VC308|=3.6vまで上昇す
る。この時ダイオード310は導通となりその結
果抵抗絶縁層の電位はVB−VBE310=+2.9vにバイ
アスされる。第6図a,bは第3図の回路を実際
に基板内に作つた場合の断面図を示している。第
6図aはコンデンサ304ダイオード305,3
06及び基板204を示し、第6図bはコンデン
サ308、ダイオード309,310抵抗絶縁層
205を示している。
て説明する。第5図a,b及びcは導電型出力、
第3図B点の電位及び整流器出力の波形図で発振
器301の出力が最高電位VH−0.7Vから最低
電位VL−5vに降下する時コンデンサ308は
|VC308|=|VL|−|VBE309|=|−5|−|
0.7|=4.3vに充電される。ここでVBE309はダイオ
ード309の順方向接合電位である。次に発振器
出力がVLからVHに上昇するときダイオード30
9はしや断され、コンデンサ308の両端の電位
は前記|VC308|=4.3vを保つため第3図B点にお
ける電位はVB=VH+|VC308|=3.6vまで上昇す
る。この時ダイオード310は導通となりその結
果抵抗絶縁層の電位はVB−VBE310=+2.9vにバイ
アスされる。第6図a,bは第3図の回路を実際
に基板内に作つた場合の断面図を示している。第
6図aはコンデンサ304ダイオード305,3
06及び基板204を示し、第6図bはコンデン
サ308、ダイオード309,310抵抗絶縁層
205を示している。
本発明では以上説明したように半導体装置の基
板にバイアス及抵抗絶縁層に所用の任意バイアス
電圧を印加する事が可能な構造とし、これにより
寄生容量を減じバイポーラ型モノリシツク半導体
装置にスイツチング速度を高化する効果を持た
せ、さらにバイアス電圧発生装置を内蔵すること
により使用電源の増加による煩雑さを無くすこと
ができる。
板にバイアス及抵抗絶縁層に所用の任意バイアス
電圧を印加する事が可能な構造とし、これにより
寄生容量を減じバイポーラ型モノリシツク半導体
装置にスイツチング速度を高化する効果を持た
せ、さらにバイアス電圧発生装置を内蔵すること
により使用電源の増加による煩雑さを無くすこと
ができる。
第1図は本発明の一実施例の断面図、第2図は
本発明の他の実施例のブロツク図、第3図は第2
図の実施例の回路図、第4図第5図は第3図の回
路の各部波形図、第6図a,bはこの回路の構造
の実施例を示す断面図である。101……モノリ
シツク集積回路、102,204……モノリシツ
ク集積回路基板、103,205……抵抗絶縁
層、104……トランジスタ、105……基板バ
イアス端子、106……抵抗絶縁層バイアス端
子、201,301……発振器、202,30
2,303……整流器、203……整流器、30
4,308……コンデンサ、305,309,3
10……BEダイオード、306……sub―cダイ
オード。
本発明の他の実施例のブロツク図、第3図は第2
図の実施例の回路図、第4図第5図は第3図の回
路の各部波形図、第6図a,bはこの回路の構造
の実施例を示す断面図である。101……モノリ
シツク集積回路、102,204……モノリシツ
ク集積回路基板、103,205……抵抗絶縁
層、104……トランジスタ、105……基板バ
イアス端子、106……抵抗絶縁層バイアス端
子、201,301……発振器、202,30
2,303……整流器、203……整流器、30
4,308……コンデンサ、305,309,3
10……BEダイオード、306……sub―cダイ
オード。
Claims (1)
- 1 一導電型の半導体基板に、逆導電型のコレク
ター領域を設け、該コレクタ領域内に一導電型の
ベース領域を設け、該ベース領域内に一導電型の
エミツタ領域を設けてこれら各領域によりバイポ
ーラトランジスタを形成し、かつ、前記半導体基
板に逆導電型の抵抗絶縁層を設け、該抵抗絶縁層
内に一導電型の抵抗層を設けて抵抗を形成したバ
イポーラ型の半導体装置において、前記半導体基
板に設けられた逆導電型の第1、第2、第3の領
域と、該第1の領域内に設けられた一導電型の第
4の領域と、該第2の領域内に設けられた一導電
型の第5の領域と、該第5の領域内に設けられた
逆導電型の第6の領域とを具備し、該第1および
第4の領域により第1のPN接合容量を構成し、
該第5および第6領域により第1のダイオードを
構成し、該第3の領域および前記基板により第2
のダイオードを構成し、該第1の領域に発振器出
力を入力し、該第4、第5、第3の領域をたがい
に接続し、該第6の領域に第1の電源電圧を印加
し、これにより、該第1の電源電圧よりも絶対値
が大きくかつ前記半導体基板と前記バイポーラト
ランジスタのコレクタ領域とのなすPN接合が逆
方向にバイアスされる直流電圧を基板バイアスと
して前記第2のダイオードを通して前記半導体基
板に印加し、かつ、前記半導体基板に設けられた
逆導電型の第7、第8、第9の領域と、該第7の
領域内に設けられた一導電型の第10の領域と、該
第8の領域内に設けられた一導電型の第11の領域
と、該第11の領域内に設けられた逆導電型の第12
の領域と、該第9の領域内に設けられた一導電型
の第13の領域と、該第13の領域内に設けられた逆
導電型の第14の領域とを具備し、該第7および第
10の領域により第2のPN接合容量を構成し、該
第11および第12の領域により第3のダイオードを
構成し、該第13および第14の領域により第4のダ
イオードを構成し、該第10の領域に発振器出力を
入力し、該第7、第12、第9、第13の領域をたが
いに接続し、該第14の領域および前記抵抗絶縁層
を接続し、該第11および第8の領域を接続してこ
こに第2の電源電圧を印加し、これにより、該第
2の電源電圧よりも絶対値が大きくかつ前記抵抗
絶縁層と前記抵抗層とのなすPN接合が逆方向に
バイアスされる直流電圧を前記第4のダイオード
の第14の領域を通して該抵抗絶縁層に印加するこ
とを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13313279A JPS5656663A (en) | 1979-10-16 | 1979-10-16 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13313279A JPS5656663A (en) | 1979-10-16 | 1979-10-16 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5656663A JPS5656663A (en) | 1981-05-18 |
JPH0127586B2 true JPH0127586B2 (ja) | 1989-05-30 |
Family
ID=15097517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13313279A Granted JPS5656663A (en) | 1979-10-16 | 1979-10-16 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5656663A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0103653B1 (de) * | 1982-09-20 | 1986-12-10 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor |
JPH0680795B2 (ja) * | 1987-04-14 | 1994-10-12 | 日本電気株式会社 | Mos半導体装置 |
US4898837A (en) * | 1987-11-19 | 1990-02-06 | Sanyo Electric Co., Ltd. | Method of fabricating a semiconductor integrated circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4960181A (ja) * | 1972-10-06 | 1974-06-11 |
-
1979
- 1979-10-16 JP JP13313279A patent/JPS5656663A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4960181A (ja) * | 1972-10-06 | 1974-06-11 |
Also Published As
Publication number | Publication date |
---|---|
JPS5656663A (en) | 1981-05-18 |
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