JPH028917A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH028917A JPH028917A JP16017488A JP16017488A JPH028917A JP H028917 A JPH028917 A JP H028917A JP 16017488 A JP16017488 A JP 16017488A JP 16017488 A JP16017488 A JP 16017488A JP H028917 A JPH028917 A JP H028917A
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- 239000000758 substrate Substances 0.000 description 7
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電子回路に用いられる定電圧回路に関するも
のであり、特に集積回路内において用いるのに適するも
のである。
のであり、特に集積回路内において用いるのに適するも
のである。
［従来の技術］
第４図は従来の一般的な定電圧回路の回路図である。入
力端子１にはトランジスタＱのコレクタが、出力端子２
にはトランジスタＱのエミッタが接続されている。トラ
ンジスタＱのベースは、ツェナダイオードＺＤのカソー
ド・アノード闇を介して入出力共通端子３に接続されて
いる。トランジスタＱのベースとツェナダイオードＺＤ
のカソードとの接続点は、抵抗Ｒを介して入力端子１に
接続されている。入力端子１゛と入出力共通端子３の間
には、ツェナダイオードＺＤのツェナ電圧ＶＺＤよりも
高い入力電圧ＶＩＮが印加される。出力端子２と入出力
共通端子３の間には、負荷回路（図示せず）が接続され
る。入力電圧ＶＩＮがツェナ電圧ＶＺＤよりも高いとき
には、負荷回路に供給される出力電圧Ｖ ＯＵＴは、入
力電圧ＶＩＮの変動や負荷電流の変動に拘わらず、一定
の電圧となる。
力端子１にはトランジスタＱのコレクタが、出力端子２
にはトランジスタＱのエミッタが接続されている。トラ
ンジスタＱのベースは、ツェナダイオードＺＤのカソー
ド・アノード闇を介して入出力共通端子３に接続されて
いる。トランジスタＱのベースとツェナダイオードＺＤ
のカソードとの接続点は、抵抗Ｒを介して入力端子１に
接続されている。入力端子１゛と入出力共通端子３の間
には、ツェナダイオードＺＤのツェナ電圧ＶＺＤよりも
高い入力電圧ＶＩＮが印加される。出力端子２と入出力
共通端子３の間には、負荷回路（図示せず）が接続され
る。入力電圧ＶＩＮがツェナ電圧ＶＺＤよりも高いとき
には、負荷回路に供給される出力電圧Ｖ ＯＵＴは、入
力電圧ＶＩＮの変動や負荷電流の変動に拘わらず、一定
の電圧となる。
以下、その動作原理について説明する。入力端子１と入
出力共通端子３の間に、ツェナダイオードＺＤのツェナ
電圧ＶＺＤよりも高い入力電圧ＶＩＮが印加されている
ときには、抵抗Ｒを介してツェナダイオードＺＤにツェ
ナ電流が流れ、ツェナダイオードＺＤの両端にはツェナ
電圧ＶＺＯが発生する。入力電圧ＶＨＨが変動しても、
その変動分は抵抗Ｒに分担されるので、ツェナダイオー
ドＺＤの両端に発生するツェナ電圧ＶＺ［）はほとんど
変化しない、したがって、トランジスタＱのベース電位
はツェナダイオードＺＤのツェナ電圧ＶＺＯに等しくな
る。このため、トランジスタＱのエミッタ電位は、ツェ
ナ電圧ＶＺＤがらトランジスタＱのベース・エミッタ間
電圧■ＢＥを差し引いた電圧となり、出力電圧ＶＯｔＪ
Ｔは一定値（Ｖ ｚｎ Ｖ ＢＥ）となる。
出力共通端子３の間に、ツェナダイオードＺＤのツェナ
電圧ＶＺＤよりも高い入力電圧ＶＩＮが印加されている
ときには、抵抗Ｒを介してツェナダイオードＺＤにツェ
ナ電流が流れ、ツェナダイオードＺＤの両端にはツェナ
電圧ＶＺＯが発生する。入力電圧ＶＨＨが変動しても、
その変動分は抵抗Ｒに分担されるので、ツェナダイオー
ドＺＤの両端に発生するツェナ電圧ＶＺ［）はほとんど
変化しない、したがって、トランジスタＱのベース電位
はツェナダイオードＺＤのツェナ電圧ＶＺＯに等しくな
る。このため、トランジスタＱのエミッタ電位は、ツェ
ナ電圧ＶＺＤがらトランジスタＱのベース・エミッタ間
電圧■ＢＥを差し引いた電圧となり、出力電圧ＶＯｔＪ
Ｔは一定値（Ｖ ｚｎ Ｖ ＢＥ）となる。
［発明が解決しようとする課題］
上述の従来技術において、入力端子１と出力端子２の間
には、（Ｖ ＩＮ ＶＯＵＴ）−（Ｖ ＩＮ （Ｖ
ｚｏ−Ｖ ＢＥり ｌなる電圧が加わる。このため、ト
ランジスタのコレクタ・エミッタ間耐圧は、上述の入出
力量印加電圧ｆＶ＋Ｎ（Ｖｚｏ ＶＢＥ）ｊ以上とす
ルコトが必要であり、入力電圧ＶＩＮが高電圧になると
、バイポーラ型トランジスタＱのコレクタ・エミッタ間
耐圧も大きくする必要が生じてくる。
には、（Ｖ ＩＮ ＶＯＵＴ）−（Ｖ ＩＮ （Ｖ
ｚｏ−Ｖ ＢＥり ｌなる電圧が加わる。このため、ト
ランジスタのコレクタ・エミッタ間耐圧は、上述の入出
力量印加電圧ｆＶ＋Ｎ（Ｖｚｏ ＶＢＥ）ｊ以上とす
ルコトが必要であり、入力電圧ＶＩＮが高電圧になると
、バイポーラ型トランジスタＱのコレクタ・エミッタ間
耐圧も大きくする必要が生じてくる。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、入力電圧が高電圧であっても十
分な耐圧が得られるようにした定電圧回路を提供するこ
とにある。
の目的とするところは、入力電圧が高電圧であっても十
分な耐圧が得られるようにした定電圧回路を提供するこ
とにある。
、［課題を解決するための手段］
本発明にあっては、上記の課題を解決するために、第１
図乃至第３図に示すように、同一の集積回路上に構成さ
れた二重拡散型ＭＯＳトランジスタＱ１とバイポーラ型
トランジスタＱ２の直列回路を入力端子１と出力端子２
の間に接続され、前記ＭＯＳトランジスタＱ１のゲート
及び前記トランジスタＱ２のベースには、入力電圧ＶＩ
Ｎよりも低く出力電圧Ｖ Ｏ，ＪＴよりも高い第１及び
第２の基準電圧がそれぞれ印加され、第１及び第２の基
準電圧は前記ＭＯＳトランジスタＱ１のドレイン・ソー
ス間電圧が前記トランジスタＱ２のコレクタエミッタ間
電圧よりも大きくなるように設定されていることを特徴
とするものである。
図乃至第３図に示すように、同一の集積回路上に構成さ
れた二重拡散型ＭＯＳトランジスタＱ１とバイポーラ型
トランジスタＱ２の直列回路を入力端子１と出力端子２
の間に接続され、前記ＭＯＳトランジスタＱ１のゲート
及び前記トランジスタＱ２のベースには、入力電圧ＶＩ
Ｎよりも低く出力電圧Ｖ Ｏ，ＪＴよりも高い第１及び
第２の基準電圧がそれぞれ印加され、第１及び第２の基
準電圧は前記ＭＯＳトランジスタＱ１のドレイン・ソー
ス間電圧が前記トランジスタＱ２のコレクタエミッタ間
電圧よりも大きくなるように設定されていることを特徴
とするものである。
［作用］
本発明にあっては、このように、入力端子１と出力端子
２の間に同一の集積回路上に構成された二重拡散型ＭＯ
ＳトランジスタＱ、とバイポーラ型トランジスタＱ２の
直列回路を接続し、ＭＯＳトランジスタＱ、のドレイン
・ソース間電圧がトランジスタＱ２のコレクタ・エミッ
タ間電圧よりも大きくなるようにＭ ＯＳ ＋−ランジ
スタＱ１のゲート電圧とトランジスタＱ２のベース電圧
を設定したので、入出力端子間電圧（■。ＩＪＴ Ｖ
ＩＮ＞は、バイポーラ型のトランジスタＱ２よりも耐圧
の高いＭＯＳトランジスタＱ１に、より多く分担される
ものであり、したがって、定電圧回路への入力電圧ＶＩ
Ｎが高くなっても十分な耐圧が得られるものである。
２の間に同一の集積回路上に構成された二重拡散型ＭＯ
ＳトランジスタＱ、とバイポーラ型トランジスタＱ２の
直列回路を接続し、ＭＯＳトランジスタＱ、のドレイン
・ソース間電圧がトランジスタＱ２のコレクタ・エミッ
タ間電圧よりも大きくなるようにＭ ＯＳ ＋−ランジ
スタＱ１のゲート電圧とトランジスタＱ２のベース電圧
を設定したので、入出力端子間電圧（■。ＩＪＴ Ｖ
ＩＮ＞は、バイポーラ型のトランジスタＱ２よりも耐圧
の高いＭＯＳトランジスタＱ１に、より多く分担される
ものであり、したがって、定電圧回路への入力電圧ＶＩ
Ｎが高くなっても十分な耐圧が得られるものである。
［実施例１］
第１図は本発明の第１実施例の回路図である。
以下、その回路構成について説明する。入力端子１には
、二重拡散型ＭＯＳトランジスタ（以下、ＤＭＯ３）ラ
ンジスタという）Ｑ、のドレインが接続されている。ま
た、出力端子２には、ＤＭＯＳＭＯＳトランジスタＱ−
の集積回路上に構成されたバイポーラ型のＮＰＮ）ラン
ジスタＱ２のエミッタが接続されている。ＤＭＯＳトラ
ンジスタＱのソースは、ＮＰＮトランジスタＱ２のコレ
クタに接続されている。ＤＭＯＳＩ−ランジスタＱ１の
ゲートにはツェナダイオードＺＤのカソードが接続され
、ツェナダイオードＺＤのアノードは入出力共通端子３
に接続されている。ＤＭＯＳＭＯＳトランジスタＱレイ
ン・ゲート間には、第１の抵抗Ｒ３が接続されている。
、二重拡散型ＭＯＳトランジスタ（以下、ＤＭＯ３）ラ
ンジスタという）Ｑ、のドレインが接続されている。ま
た、出力端子２には、ＤＭＯＳＭＯＳトランジスタＱ−
の集積回路上に構成されたバイポーラ型のＮＰＮ）ラン
ジスタＱ２のエミッタが接続されている。ＤＭＯＳトラ
ンジスタＱのソースは、ＮＰＮトランジスタＱ２のコレ
クタに接続されている。ＤＭＯＳＩ−ランジスタＱ１の
ゲートにはツェナダイオードＺＤのカソードが接続され
、ツェナダイオードＺＤのアノードは入出力共通端子３
に接続されている。ＤＭＯＳＭＯＳトランジスタＱレイ
ン・ゲート間には、第１の抵抗Ｒ３が接続されている。
また、ツェナダイオードＺＤのアノード・カソード間に
は、第２及び第３の抵抗Ｒ２、Ｒ３の直列回路が並列接
続されている。第２及び第３の抵抗Ｒ２，Ｒ，の接続点
はＮＰＮトランジスタＱ２のベースに接続されている。
は、第２及び第３の抵抗Ｒ２、Ｒ３の直列回路が並列接
続されている。第２及び第３の抵抗Ｒ２，Ｒ，の接続点
はＮＰＮトランジスタＱ２のベースに接続されている。
第２図は、同一シリコンチップ上に形成されたＤＭＯ５
）−ランジスタＱ、とＮＰＮバイポーラトランジスタＱ
２の構造を示す、Ｐ型シリコン基板４の表面には、エピ
タキシャル成長法によりＮ型エピタキシャル層５が形成
され、このＮ型エピタキシャル層５はＰ型拡散層６にて
分離されている。
）−ランジスタＱ、とＮＰＮバイポーラトランジスタＱ
２の構造を示す、Ｐ型シリコン基板４の表面には、エピ
タキシャル成長法によりＮ型エピタキシャル層５が形成
され、このＮ型エピタキシャル層５はＰ型拡散層６にて
分離されている。
ＤＭＯ３）ランジスタＱ１の領域では、Ｎ型エピタキシ
ャル１！１５にはＰ型基板層７が形成され、このＰ型基
板層７にＮ型領域を形成してＰ型基板層７と共にソース
領域としている。また、Ｎ型エピタキシャル層５にＮ生
型領域を形成してドレイン領域としている。ゲート領域
はアルミニウム被膜等よりなり、絶縁層を介してソース
領域とドレイン領域の間のＰ型基板層７の上方を覆うよ
うに形成されている０次に、ＮＰＮバイポーラトランジ
スタＱ２の領域では、Ｎ型エピタキシャルＭ５には、Ｐ
型拡散層８よりなるベース領域が形成され、このベース
領域にはＮ型拡散層よりなるエミッタ領域が形成されて
いる。また、Ｎ型エピタキシャルＩ？！Ｉ５には、Ｎ生
型領域を形成してコレクタ領域としている。なお、第２
図に示す例では、Ｐ型分離層６を用いて２つの素子間を
分離しているが、誘電体分離技術を用いて分離しても各
素子の構造は同様のものとなる。
ャル１！１５にはＰ型基板層７が形成され、このＰ型基
板層７にＮ型領域を形成してＰ型基板層７と共にソース
領域としている。また、Ｎ型エピタキシャル層５にＮ生
型領域を形成してドレイン領域としている。ゲート領域
はアルミニウム被膜等よりなり、絶縁層を介してソース
領域とドレイン領域の間のＰ型基板層７の上方を覆うよ
うに形成されている０次に、ＮＰＮバイポーラトランジ
スタＱ２の領域では、Ｎ型エピタキシャルＭ５には、Ｐ
型拡散層８よりなるベース領域が形成され、このベース
領域にはＮ型拡散層よりなるエミッタ領域が形成されて
いる。また、Ｎ型エピタキシャルＩ？！Ｉ５には、Ｎ生
型領域を形成してコレクタ領域としている。なお、第２
図に示す例では、Ｐ型分離層６を用いて２つの素子間を
分離しているが、誘電体分離技術を用いて分離しても各
素子の構造は同様のものとなる。
これら２つの素子を同一のシリコンチップ上に構成する
際には、集積回路技術を用いてＤＭＯＳトランジスタＱ
、のＰ型基板層７と、ＮＰＮトランジスタＱ２のＰ型ベ
ースＮ８を同一の製造工程で製造することになり、この
とき、ＤＭＯＳトランジスタＱ、のドレイン・ソース間
耐圧はＰ型基板層７とＮ型エピタキシャル層５のＰＮ接
合部で決まる。一方、ＮＰＮトランジスタＱ２のコレク
タ・エミッタ間耐圧は、前記ＤＭＯＳトランジスタＱ１
のトレイン・ソース間耐圧よりも小さくなる。したがっ
て、ＤＭＯＳＩ−ランジスタＱ１とＮＰＮバイポーラト
ランジスタＱ２を同一のシリコンチップ上に形成した集
積回路を用いて定電圧回路を構成する際に、入出方間電
圧が大きくなれば、ＤＭＯＳＩ−ランジスタＱ１のドレ
イン・ソース間耐圧に入出方間電圧を分担させる方が、
バイポーラトランジスタのみを用いるよりも高耐圧な定
電圧回路を実現できる。
際には、集積回路技術を用いてＤＭＯＳトランジスタＱ
、のＰ型基板層７と、ＮＰＮトランジスタＱ２のＰ型ベ
ースＮ８を同一の製造工程で製造することになり、この
とき、ＤＭＯＳトランジスタＱ、のドレイン・ソース間
耐圧はＰ型基板層７とＮ型エピタキシャル層５のＰＮ接
合部で決まる。一方、ＮＰＮトランジスタＱ２のコレク
タ・エミッタ間耐圧は、前記ＤＭＯＳトランジスタＱ１
のトレイン・ソース間耐圧よりも小さくなる。したがっ
て、ＤＭＯＳＩ−ランジスタＱ１とＮＰＮバイポーラト
ランジスタＱ２を同一のシリコンチップ上に形成した集
積回路を用いて定電圧回路を構成する際に、入出方間電
圧が大きくなれば、ＤＭＯＳＩ−ランジスタＱ１のドレ
イン・ソース間耐圧に入出方間電圧を分担させる方が、
バイポーラトランジスタのみを用いるよりも高耐圧な定
電圧回路を実現できる。
以下、第１図回路の動作について説明する。入力端子１
と入出力共通端子３の間に入力電圧ＶＩＮが印加される
と、第１の抵抗Ｒ，を介してツェナダイオードＺＤに電
流が流れ、ツェナダイオードＺＤのカソード端子にツェ
ナ電圧ＶＺＤが発生する。
と入出力共通端子３の間に入力電圧ＶＩＮが印加される
と、第１の抵抗Ｒ，を介してツェナダイオードＺＤに電
流が流れ、ツェナダイオードＺＤのカソード端子にツェ
ナ電圧ＶＺＤが発生する。
この電圧ＶＺＤは、直列に接続された分圧抵抗Ｒ２とＲ
１により分圧され、ＮＰＮトランジスタＱ、のベース端
子には、Ｖｚｎ−Ｒ２／ （Ｒ２＋ Ｒ３）なる電圧が
生じ、出力端子２にはこの電圧からトランジスタＱ、の
ベース・エミッタ間順方向電圧ＶＢＥを差し引いた電圧
、すなわち Ｖｚｏ・Ｒ３／（Ｒ２＋Ｒ３） ＶＢＦ！が出力され
、定電圧回路として働く、このとき、ＤＭＯ８トランジ
スタＱ、の閾値電圧Ｖ７Ｈを、Ｖｚｏ Ｖｎ−＋＞
Ｖｚｏ ′ Ｒ：ｌ／＜Ｒ２＋Ｒ３） ＶＢεとな
るように設計すれば、ＮＰＮトランジスタＱ２は常に不
飽和領域で動作する。入力電圧ＶＩＮと出力電圧Ｖ。ｔ
ＪＴの差が大きいときは、ツェナ電圧ＶＺＤを出力電圧
ＶｏＵＴに近い値に設定すれば、入出力電圧の差の大部
分はＤＭＯＳＭＯＳトランジスタＱレイン・ソース間に
加わり、同一シリコンチップ上に形成されたＮＰＮ ｌ
−ランジスタＱ２を第１図の従来例のように用いる場合
よりも高耐圧化した定電圧回路が実現できる。
１により分圧され、ＮＰＮトランジスタＱ、のベース端
子には、Ｖｚｎ−Ｒ２／ （Ｒ２＋ Ｒ３）なる電圧が
生じ、出力端子２にはこの電圧からトランジスタＱ、の
ベース・エミッタ間順方向電圧ＶＢＥを差し引いた電圧
、すなわち Ｖｚｏ・Ｒ３／（Ｒ２＋Ｒ３） ＶＢＦ！が出力され
、定電圧回路として働く、このとき、ＤＭＯ８トランジ
スタＱ、の閾値電圧Ｖ７Ｈを、Ｖｚｏ Ｖｎ−＋＞
Ｖｚｏ ′ Ｒ：ｌ／＜Ｒ２＋Ｒ３） ＶＢεとな
るように設計すれば、ＮＰＮトランジスタＱ２は常に不
飽和領域で動作する。入力電圧ＶＩＮと出力電圧Ｖ。ｔ
ＪＴの差が大きいときは、ツェナ電圧ＶＺＤを出力電圧
ＶｏＵＴに近い値に設定すれば、入出力電圧の差の大部
分はＤＭＯＳＭＯＳトランジスタＱレイン・ソース間に
加わり、同一シリコンチップ上に形成されたＮＰＮ ｌ
−ランジスタＱ２を第１図の従来例のように用いる場合
よりも高耐圧化した定電圧回路が実現できる。
［実施例２］
第３図は本発明の第２実施例の回路図である。
以下、その回路構成について説明する。入力端子１には
、ＤＭＯＳトランジスタＱ、のドレインが接続されてい
る。また、出力端子２には、ＤＭＯＳトランジスタＱ、
と同一のｆｉ積回路上に構成されたバイポーラ型のＮＰ
ＮトランジスタＱ２のエミッタが接続されている。ＤＭ
ＯＳＭＯＳトランジスタＱ−スは、ＮＰＮ ｌ−ランジ
スタＱ２のコレクタに接続されている。ＤＭＯＳトラン
ジスタＱのゲートと入出力共通端子３の間には、第１及
び第２のツェナダイオードＺＤ、、ＺＤ、の直列回路が
カソード側がＤＭＯＳＭＯＳトランジスタＱ−ト側とな
るように接続されている。ＤＭＯＳトランジスタＱ１の
ドレイン・ゲート間には、抵抗Ｒ１が接続されている。
、ＤＭＯＳトランジスタＱ、のドレインが接続されてい
る。また、出力端子２には、ＤＭＯＳトランジスタＱ、
と同一のｆｉ積回路上に構成されたバイポーラ型のＮＰ
ＮトランジスタＱ２のエミッタが接続されている。ＤＭ
ＯＳＭＯＳトランジスタＱ−スは、ＮＰＮ ｌ−ランジ
スタＱ２のコレクタに接続されている。ＤＭＯＳトラン
ジスタＱのゲートと入出力共通端子３の間には、第１及
び第２のツェナダイオードＺＤ、、ＺＤ、の直列回路が
カソード側がＤＭＯＳＭＯＳトランジスタＱ−ト側とな
るように接続されている。ＤＭＯＳトランジスタＱ１の
ドレイン・ゲート間には、抵抗Ｒ１が接続されている。
第１及び第２のツェナダイオードＺＤ、、ＺＤ２の接続
点はＮ Ｐ Ｎ ｌ−ランジスタＱ２のベースに接続さ
れている。
点はＮ Ｐ Ｎ ｌ−ランジスタＱ２のベースに接続さ
れている。
以下、本実施例の動作について説明する。入力端子１と
入出力共通端子３の間に入力電圧ＶＩＮが印加されると
、抵抗Ｒ１を介してツェナダイオードＺＤ、、ＺＤ２に
電流が流れ、ツェナダイオードＺＤ、のカソード端子に
電圧（Ｖ ＺＤＩ ＋ Ｖ Ｚｎ２ ）が発生し、ＤＭ
Ｏ３）ランジスタＱ１のゲートに印加される。また、ツ
ェナダイオードＺＤ２のカソード端子には電圧ＶＺＤ２
が発生し、ＮＰＮＩ−ランジスタＱ２のベースに印加さ
れる。ここで、ＶＺＤＩはツェナダイオードＺＤ、のツ
ェナ電圧、ＶＺＤ２はツェナダイオードＺ Ｄ ２のツ
ェナ電圧である。
入出力共通端子３の間に入力電圧ＶＩＮが印加されると
、抵抗Ｒ１を介してツェナダイオードＺＤ、、ＺＤ２に
電流が流れ、ツェナダイオードＺＤ、のカソード端子に
電圧（Ｖ ＺＤＩ ＋ Ｖ Ｚｎ２ ）が発生し、ＤＭ
Ｏ３）ランジスタＱ１のゲートに印加される。また、ツ
ェナダイオードＺＤ２のカソード端子には電圧ＶＺＤ２
が発生し、ＮＰＮＩ−ランジスタＱ２のベースに印加さ
れる。ここで、ＶＺＤＩはツェナダイオードＺＤ、のツ
ェナ電圧、ＶＺＤ２はツェナダイオードＺ Ｄ ２のツ
ェナ電圧である。
本実施例においては、ＤＭＯＳトランジスタＱの閾値電
圧をＶＴＨとすると、Ｖ ＴＨ＜ Ｖ ＺＤＩとなるよ
うにＤＭＯＳトランジスタＱ１を構成すれば、ＮＰＮト
ランジスタＱ２は常に不飽和領域で動作する。また、入
力電圧ＶＩＮと出力電圧Ｖ。ｕＴの差が大きくなっても
、ＮＰＮ）ランジスタＱ２のコレクタ・エミッタ問には
高々（Ｖ ｚｏ＋ −Ｖ ＴＨ）の電圧しか印加されな
いので、ＤＭＯＳトランジスタＱ、のドレイン・ソース
間に大部分の電圧が分担されることになり、高耐圧化し
た定電圧回路が実現できるものである。
圧をＶＴＨとすると、Ｖ ＴＨ＜ Ｖ ＺＤＩとなるよ
うにＤＭＯＳトランジスタＱ１を構成すれば、ＮＰＮト
ランジスタＱ２は常に不飽和領域で動作する。また、入
力電圧ＶＩＮと出力電圧Ｖ。ｕＴの差が大きくなっても
、ＮＰＮ）ランジスタＱ２のコレクタ・エミッタ問には
高々（Ｖ ｚｏ＋ −Ｖ ＴＨ）の電圧しか印加されな
いので、ＤＭＯＳトランジスタＱ、のドレイン・ソース
間に大部分の電圧が分担されることになり、高耐圧化し
た定電圧回路が実現できるものである。
なお、定電圧素子としては、ツェナダイオードに限らず
、ダイオードの直列アレイを用いても良いし、ゲートを
トレインに接続されたＭＯＳトランジスタを用いても良
い。
、ダイオードの直列アレイを用いても良いし、ゲートを
トレインに接続されたＭＯＳトランジスタを用いても良
い。
［発明の効果］
上述のように、本発明にあっては、同一の集積回路上に
形成された二重拡散型ＭＯＳトランジスタとバイポーラ
型トランジスタの直列回路を定電圧回路の入出力端子間
に接続し、二重拡散型ＭＯＳトランジスタにバイポーラ
型トランジスタよりも大きな電圧を分担させたので、従
来のバイポーラ型トランジスタのみを用いる回路に比べ
て入出力間耐圧の大きな定電圧回路を実現できるという
効果がある。
形成された二重拡散型ＭＯＳトランジスタとバイポーラ
型トランジスタの直列回路を定電圧回路の入出力端子間
に接続し、二重拡散型ＭＯＳトランジスタにバイポーラ
型トランジスタよりも大きな電圧を分担させたので、従
来のバイポーラ型トランジスタのみを用いる回路に比べ
て入出力間耐圧の大きな定電圧回路を実現できるという
効果がある。
第１１］は本発明の第１実施例の回路図、第２図は同上
に用いる集積回路の断面図、第３図は本発明の第２実施
例の回路図、第４図は従来例の回路図である。 １は入力端子、２は出力端子、３は入出力共通端子、Ｑ
ｌはＤＭＯＳトランジスタ、Ｑ２はＮＰＮバイポーラト
ランジスタ、Ｒ１−Ｒ１は抵抗、ＺＤＺ Ｄ １． Ｚ
Ｄ ２はツェナダイオードである。
に用いる集積回路の断面図、第３図は本発明の第２実施
例の回路図、第４図は従来例の回路図である。 １は入力端子、２は出力端子、３は入出力共通端子、Ｑ
ｌはＤＭＯＳトランジスタ、Ｑ２はＮＰＮバイポーラト
ランジスタ、Ｒ１−Ｒ１は抵抗、ＺＤＺ Ｄ １． Ｚ
Ｄ ２はツェナダイオードである。
Claims (3)
- （１）同一の集積回路上に構成された二重拡散型ＭＯＳ
トランジスタとバイポーラ型トランジスタの直列回路を
入力端子と出力端子の間に接続され、前記ＭＯＳトラン
ジスタのゲート及び前記トランジスタのベースには、入
力電圧よりも低く出力電圧よりも高い第１及び第２の基
準電圧がそれぞれ印加され、第１及び第２の基準電圧は
前記ＭＯＳトランジスタのドレイン・ソース間電圧が前
記トランジスタのコレクタ・エミッタ間電圧よりも大き
くなるように設定されていることを特徴とする定電圧回
路。 - （２）二重拡散型ＭＯＳトランジスタのドレインを入力
端子に接続され、前記ＭＯＳトランジスタと同一の集積
回路上に構成されたバイポーラ型トランジスタのエミッ
タを出力端子に接続され、前記ＭＯＳトランジスタのソ
ースを前記トランジスタのコレクタに接続され、前記Ｍ
ＯＳトランジスタのゲートと入出力共通端子の間に定電
圧素子を接続され、前記ＭＯＳトランジスタのドレイン
・ゲート間に第１の抵抗を接続され、前記定電圧素子の
両端に第２及び第３の抵抗の直列回路を並列接続され、
第２及び第３の抵抗の接続点を前記トランジスタのベー
スに接続されて成ることを特徴とする定電圧回路。 - （３）二重拡散型ＭＯＳトランジスタのドレインを入力
端子に接続され、前記ＭＯＳトランジスタと同一の集積
回路上に構成されたバイポーラ型トランジスタのエミッ
タを出力端子に接続され、前記ＭＯＳトランジスタのソ
ースを前記トランジスタのコレクタに接続され、前記Ｍ
ＯＳトランジスタのゲートと入出力共通端子の間に第１
及び第２の定電圧素子の直列回路を接続され、前記ＭＯ
Ｓトランジスタのドレイン・ゲート間に抵抗を接続され
、第１及び第２の定電圧素子の接続点を前記トランジス
タのベースに接続されて成ることを特徴とする定電圧回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16017488A JPH028917A (ja) | 1988-06-27 | 1988-06-27 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16017488A JPH028917A (ja) | 1988-06-27 | 1988-06-27 | 定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH028917A true JPH028917A (ja) | 1990-01-12 |
Family
ID=15709449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16017488A Pending JPH028917A (ja) | 1988-06-27 | 1988-06-27 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH028917A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106704077A (zh) * | 2015-11-16 | 2017-05-24 | 联合汽车电子有限公司 | 点火线圈测试试验用电子火花塞 |
| JP2020036489A (ja) * | 2018-08-31 | 2020-03-05 | 株式会社ベルニクス | 電源回路、高電圧から低電圧を得る方法及びこの電源回路を使用した整流回路 |
-
1988
- 1988-06-27 JP JP16017488A patent/JPH028917A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106704077A (zh) * | 2015-11-16 | 2017-05-24 | 联合汽车电子有限公司 | 点火线圈测试试验用电子火花塞 |
| JP2020036489A (ja) * | 2018-08-31 | 2020-03-05 | 株式会社ベルニクス | 電源回路、高電圧から低電圧を得る方法及びこの電源回路を使用した整流回路 |
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