JP2980142B2 - 半導体容量素子およびこれを用いた回路 - Google Patents
半導体容量素子およびこれを用いた回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 105
- 239000003990 capacitor Substances 0.000 claims description 75
- 230000003071 parasitic effect Effects 0.000 claims description 67
- 239000000758 substrate Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 16
- 229910052782 aluminium Inorganic materials 0.000 description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 230000000694 effects Effects 0.000 description 10
- 230000002411 adverse Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
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Description
【０００１】
【産業上の利用分野】本発明は、半導体容量素子に関す
るものであり、特に、半導体容量素子の１対の端子間に
形成される正規容量に対して、前記端子の一方の端子側
に寄生容量が発生するタイプの半導体容量素子に関する
ものである。
るものであり、特に、半導体容量素子の１対の端子間に
形成される正規容量に対して、前記端子の一方の端子側
に寄生容量が発生するタイプの半導体容量素子に関する
ものである。
【０００２】
【従来の技術】近年、半導体回路装置においては、使用
する半導体容量素子の寄生容量が原因となって、波形が
崩れて誤動作が生じたり、周波数特性が悪化したりする
ことが問題となってきている。このため、寄生容量の少
ない半導体容量素子が要求されてきている。ここで、半
導体容量素子の寄生容量について、ＭＯＳ容量および接
合容量を例として図を用いて説明する。
する半導体容量素子の寄生容量が原因となって、波形が
崩れて誤動作が生じたり、周波数特性が悪化したりする
ことが問題となってきている。このため、寄生容量の少
ない半導体容量素子が要求されてきている。ここで、半
導体容量素子の寄生容量について、ＭＯＳ容量および接
合容量を例として図を用いて説明する。
【０００３】図１３はＭＯＳ容量の断面図であり、図１
４はそのレイアウトを示す平面図で、誘電体層および絶
縁層を省略して示している。図において、１はＰ型基
板、２はＰ型基板１に形成されたＮ層、４はＰ型基板１
表面に形成された酸化膜あるいは窒化膜等の誘電体層、
５は誘電体層４上でＮ層２に対向した位置に形成された
ポリシリコンあるいはアルミ等のメタル層、７は誘電体
層４およびメタル層５を覆う酸化膜からなる絶縁層、８
は誘電体層４と絶縁層７に設けられたコンタクトホール
９を通してＮ層２と接続されるアルミ配線、１２は絶縁
層７に設けられたコンタクトホール１３を通してＮ層２
と接続されるアルミ配線である。
４はそのレイアウトを示す平面図で、誘電体層および絶
縁層を省略して示している。図において、１はＰ型基
板、２はＰ型基板１に形成されたＮ層、４はＰ型基板１
表面に形成された酸化膜あるいは窒化膜等の誘電体層、
５は誘電体層４上でＮ層２に対向した位置に形成された
ポリシリコンあるいはアルミ等のメタル層、７は誘電体
層４およびメタル層５を覆う酸化膜からなる絶縁層、８
は誘電体層４と絶縁層７に設けられたコンタクトホール
９を通してＮ層２と接続されるアルミ配線、１２は絶縁
層７に設けられたコンタクトホール１３を通してＮ層２
と接続されるアルミ配線である。
【０００４】このＭＯＳ容量においては、誘電体層４を
挟んだＮ層２およびメタル層５の間に正規容量Ｃが形成
される。同時に、このＭＯＳ容量には、Ｐ型基板１とＮ
層２との間の接合面に寄生容量Ｃ’が発生する。図１５
に示す等価回路には、寄生容量Ｃ’は、正規容量Ｃが接
続される１対の端子の内の、一方の端子側だけに発生す
ることが示されている。
挟んだＮ層２およびメタル層５の間に正規容量Ｃが形成
される。同時に、このＭＯＳ容量には、Ｐ型基板１とＮ
層２との間の接合面に寄生容量Ｃ’が発生する。図１５
に示す等価回路には、寄生容量Ｃ’は、正規容量Ｃが接
続される１対の端子の内の、一方の端子側だけに発生す
ることが示されている。
【０００５】図１６は、接合容量の断面図である。図に
おいて、１はＰ型基板、２はＰ型基板１に形成されたＮ
層、３１はＮ層２に形成されたＰ層、７はＰ型基板１を
覆う酸化膜からなる絶縁層、３２は絶縁層７に形成され
たコンタクトホール３３を通してＰ層３１に接続される
アルミ配線、３４は絶縁層７に形成されたコンタクトホ
ール３５を通してＮ層２に接続されるアルミ配線であ
る。この接合容量においては、正規容量ＣはＮ層２とＰ
層３１の間の接合面に形成され、寄生容量Ｃ’は、Ｐ型
基板１とＮ層２の間の接合面に発生する。この接合容量
における等価回路は、前述の図１５と同一であり、寄生
容量Ｃ’は、正規容量Ｃが接続される１対の端子の内
の、一方の端子側だけに発生する。
おいて、１はＰ型基板、２はＰ型基板１に形成されたＮ
層、３１はＮ層２に形成されたＰ層、７はＰ型基板１を
覆う酸化膜からなる絶縁層、３２は絶縁層７に形成され
たコンタクトホール３３を通してＰ層３１に接続される
アルミ配線、３４は絶縁層７に形成されたコンタクトホ
ール３５を通してＮ層２に接続されるアルミ配線であ
る。この接合容量においては、正規容量ＣはＮ層２とＰ
層３１の間の接合面に形成され、寄生容量Ｃ’は、Ｐ型
基板１とＮ層２の間の接合面に発生する。この接合容量
における等価回路は、前述の図１５と同一であり、寄生
容量Ｃ’は、正規容量Ｃが接続される１対の端子の内
の、一方の端子側だけに発生する。
【０００６】
【発明が解決しようとする課題】以上説明した従来の寄
生容量を持つ容量を使用して回路を構成する際には、ト
ランジスタのドライブ能力をアップさせることにより、
寄生容量の影響を回避してきた。ところが、回路によっ
てはトランジスタのドライブ能力を増強できない場合が
あり、また、寄生容量の影響による周波数特性の劣化が
無視できない場合もある。
生容量を持つ容量を使用して回路を構成する際には、ト
ランジスタのドライブ能力をアップさせることにより、
寄生容量の影響を回避してきた。ところが、回路によっ
てはトランジスタのドライブ能力を増強できない場合が
あり、また、寄生容量の影響による周波数特性の劣化が
無視できない場合もある。
【０００７】従来の寄生容量を持つ半導体容量素子を電
圧制御発振器に適用して、寄生容量が問題となる例を図
１７を用いて説明する。図において、Ｑ１，Ｑ２，Ｑ
３，Ｑ４はトランジスタ、Ｑ５，Ｑ６はダイオード、Ｖ
は電圧源、Ｉ１，Ｉ２，Ｉ３，Ｉ４は電流源、Ｖｃｃは
電源、ＧＮＤは接地である。容量は、トランジスタＱ３
とＱ４のエミッタ間に接続される。
圧制御発振器に適用して、寄生容量が問題となる例を図
１７を用いて説明する。図において、Ｑ１，Ｑ２，Ｑ
３，Ｑ４はトランジスタ、Ｑ５，Ｑ６はダイオード、Ｖ
は電圧源、Ｉ１，Ｉ２，Ｉ３，Ｉ４は電流源、Ｖｃｃは
電源、ＧＮＤは接地である。容量は、トランジスタＱ３
とＱ４のエミッタ間に接続される。
【０００８】この回路に図示のように従来の寄生容量
Ｃ’を持つ容量を用いた場合、一方のトランジスタＱ４
のエミッタ側だけに寄生容量Ｃ’が負荷されることとな
る。このため、発振器の動作の際、トランジスタＱ４の
ドライブ能力が足りなくなったり、あるいはトランジス
タＱ４側の応答速度がトランジスタＱ３側の応答速度に
比べて遅くなるという不都合が生じる。したがって、上
述の発振器においては、消費電力の増大あるいは発振の
不安定といった問題が生じる。本発明は以上の点に鑑
み、各種の回路に適用した場合でも、寄生容量の影響を
軽減することのできる半導体容量素子を提供することを
目的とするものである。
Ｃ’を持つ容量を用いた場合、一方のトランジスタＱ４
のエミッタ側だけに寄生容量Ｃ’が負荷されることとな
る。このため、発振器の動作の際、トランジスタＱ４の
ドライブ能力が足りなくなったり、あるいはトランジス
タＱ４側の応答速度がトランジスタＱ３側の応答速度に
比べて遅くなるという不都合が生じる。したがって、上
述の発振器においては、消費電力の増大あるいは発振の
不安定といった問題が生じる。本発明は以上の点に鑑
み、各種の回路に適用した場合でも、寄生容量の影響を
軽減することのできる半導体容量素子を提供することを
目的とするものである。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、半導体容量素子の１対の端子間に形成さ
れる正規容量に対して、前記端子の一方の端子側に寄生
容量が発生する半導体容量素子において、前記半導体容
量素子を４個形成し、前記４個の半導体容量素子の内の
２個の半導体容量素子の一方の半導体容量素子の寄生容
量を有する端子を他方の半導体容量素子の寄生容量を有
しない端子に接続するとともに、前記他方の半導体容量
素子の寄生容量を有する端子を前記一方の半導体容量素
子の寄生容量を有しない端子に接続することにより、２
個の半導体容量素子を並列接続にし、前記並列接続され
た容量の両端に、前記４個の半導体容量素子の内の他の
２個の半導体容量素子の各々の寄生容量を有する端子を
接続して半導体容量素子を形成する。
め、本発明は、半導体容量素子の１対の端子間に形成さ
れる正規容量に対して、前記端子の一方の端子側に寄生
容量が発生する半導体容量素子において、前記半導体容
量素子を４個形成し、前記４個の半導体容量素子の内の
２個の半導体容量素子の一方の半導体容量素子の寄生容
量を有する端子を他方の半導体容量素子の寄生容量を有
しない端子に接続するとともに、前記他方の半導体容量
素子の寄生容量を有する端子を前記一方の半導体容量素
子の寄生容量を有しない端子に接続することにより、２
個の半導体容量素子を並列接続にし、前記並列接続され
た容量の両端に、前記４個の半導体容量素子の内の他の
２個の半導体容量素子の各々の寄生容量を有する端子を
接続して半導体容量素子を形成する。
【００１０】さらに本発明は、上記並列接続される半導
体容量素子の並列接続数を複数にすることもできる。
体容量素子の並列接続数を複数にすることもできる。
【００１１】このように形成された半導体容量素子は、
寄生容量による悪影響が発生しやすい回路に適用して良
好な結果が得られることとなる。特に、発振器あるいは
単安定マルチバイブレータのような、差動的に接続され
た１対のトランジスタを有する回路における、１対のト
ランジスタに接続する容量に利用する場合その効果は大
である。
寄生容量による悪影響が発生しやすい回路に適用して良
好な結果が得られることとなる。特に、発振器あるいは
単安定マルチバイブレータのような、差動的に接続され
た１対のトランジスタを有する回路における、１対のト
ランジスタに接続する容量に利用する場合その効果は大
である。
【００１２】
【作用】上記のように直列接続された半導体容量素子に
おいては、半導体容量素子のいずれの端子側に対しても
寄生容量の容量は等しくなる。また、従来の一方の端子
に集中して寄生容量が接続されていた場合に比べて、各
端子から見た寄生容量の容量は減少する。
おいては、半導体容量素子のいずれの端子側に対しても
寄生容量の容量は等しくなる。また、従来の一方の端子
に集中して寄生容量が接続されていた場合に比べて、各
端子から見た寄生容量の容量は減少する。
【００１３】以上説明した本発明の半導体容量素子は、
寄生容量による悪影響が発生する半導体回路に適用する
ことにより、寄生容量による影響を軽減させることが可
能になる。特に、本発明の半導体容量素子を、差動的に
接続された１対のトランジスタに接続される容量を有す
る回路に適用した場合は、寄生容量の影響を０とするこ
とができる。このため、トランジスタのドライブ能力の
範囲内で動作させることが可能となり、かつ各トランジ
スタの応答速度を等しくすることができることとなる。
寄生容量による悪影響が発生する半導体回路に適用する
ことにより、寄生容量による影響を軽減させることが可
能になる。特に、本発明の半導体容量素子を、差動的に
接続された１対のトランジスタに接続される容量を有す
る回路に適用した場合は、寄生容量の影響を０とするこ
とができる。このため、トランジスタのドライブ能力の
範囲内で動作させることが可能となり、かつ各トランジ
スタの応答速度を等しくすることができることとなる。
【００１４】本発明の以上説明した半導体容量素子をさ
らに複数個形成して、これらのものを並列または直列に
接続して半導体容量素子を形成することは、正規容量お
よび寄生容量の容量を設計段階および製造段階で調整す
ることを容易にする。
らに複数個形成して、これらのものを並列または直列に
接続して半導体容量素子を形成することは、正規容量お
よび寄生容量の容量を設計段階および製造段階で調整す
ることを容易にする。
【００１５】
最初に、本発明の前提となる第１の前提技術をＭＯＳ容
量に適用した例について説明する。図１はレイアウトを
示す平面図で、絶縁層および誘電体層を省略して示して
おり、図２は図１のＡ−Ａ線から見た断面図、図３は等
価回路図である。
量に適用した例について説明する。図１はレイアウトを
示す平面図で、絶縁層および誘電体層を省略して示して
おり、図２は図１のＡ−Ａ線から見た断面図、図３は等
価回路図である。
【００１６】図において、１はＰ型基板、２，３はＰ型
基板１に２個形成されたＮ層である。以下の説明におい
ては、基板としてＰ型基板を使用したものについて説明
をしていくが、本発明は、Ｎ型基板を使用したものにつ
いても適用できるものであることは、当然のことであ
る。なお本例では、従来１個の半導体容量素子を形成し
ていた面積を２分割して２個の半導体容量素子を形成す
る例を説明する。
基板１に２個形成されたＮ層である。以下の説明におい
ては、基板としてＰ型基板を使用したものについて説明
をしていくが、本発明は、Ｎ型基板を使用したものにつ
いても適用できるものであることは、当然のことであ
る。なお本例では、従来１個の半導体容量素子を形成し
ていた面積を２分割して２個の半導体容量素子を形成す
る例を説明する。
【００１７】４はＰ型基板１表面に形成された酸化膜あ
るいは窒化膜等の誘電体層、５，６は誘電体層４上で各
Ｎ層２，３に対向した位置に形成されたポリシリコンあ
るいはアルミ等のメタル層、７は誘電体層４およびメタ
ル層５，６を覆う酸化膜からなる絶縁層、８は、誘電体
層４と絶縁層７に設けられたコンタクトホール９を通し
て一方のＮ層２に接続され、絶縁層７に設けられたコン
タクトホール１０を通して他方のメタル層６と接続され
るアルミ配線、１２は、絶縁層７に設けられたコンタク
トホール１３を通して一方のメタル層５に接続され、誘
電体層４と絶縁層７に設けられたコンタクトホール１４
を通して他方のＮ層３と接続されるアルミ配線である。
るいは窒化膜等の誘電体層、５，６は誘電体層４上で各
Ｎ層２，３に対向した位置に形成されたポリシリコンあ
るいはアルミ等のメタル層、７は誘電体層４およびメタ
ル層５，６を覆う酸化膜からなる絶縁層、８は、誘電体
層４と絶縁層７に設けられたコンタクトホール９を通し
て一方のＮ層２に接続され、絶縁層７に設けられたコン
タクトホール１０を通して他方のメタル層６と接続され
るアルミ配線、１２は、絶縁層７に設けられたコンタク
トホール１３を通して一方のメタル層５に接続され、誘
電体層４と絶縁層７に設けられたコンタクトホール１４
を通して他方のＮ層３と接続されるアルミ配線である。
【００１８】この構造においては、図２に示すように、
誘電体層４を挟んだＮ層２とメタル層５の間に正規容量
Ｃａが形成される。同時に、Ｐ型基板１とＮ層２との間
の接合面に寄生容量Ｃａ’が発生する。図示は省略して
いるが同様に、誘電体層４を挟んだＮ層３とメタル層６
の間に正規容量Ｃｂが形成され、Ｐ型基板１とＮ層３と
の間の接合面に寄生容量Ｃｂ’が発生する。この半導体
容量素子の等価回路を図３に示すと、２つの正規容量Ｃ
ａ，Ｃｂは端子間に並列に接続され、２つの寄生容量Ｃ
ａ’，Ｃｂ’は、それぞれ別の端子に分かれて接続され
る。
誘電体層４を挟んだＮ層２とメタル層５の間に正規容量
Ｃａが形成される。同時に、Ｐ型基板１とＮ層２との間
の接合面に寄生容量Ｃａ’が発生する。図示は省略して
いるが同様に、誘電体層４を挟んだＮ層３とメタル層６
の間に正規容量Ｃｂが形成され、Ｐ型基板１とＮ層３と
の間の接合面に寄生容量Ｃｂ’が発生する。この半導体
容量素子の等価回路を図３に示すと、２つの正規容量Ｃ
ａ，Ｃｂは端子間に並列に接続され、２つの寄生容量Ｃ
ａ’，Ｃｂ’は、それぞれ別の端子に分かれて接続され
る。
【００１９】この従来１個の半導体容量素子を形成して
いた面積を２分割して形成した半導体容量素子は、それ
ぞれの面積が半分になるため、その容量も半分になる。
しかしながら、２個の半導体容量素子が並列に接続され
るため、正規容量Ｃａ，Ｃｂを合計したトータルの容量
は従来のものと変わりがない。また、各寄生容量Ｃ
ａ’，Ｃｂ’も容量が半分になる。この容量が１／２と
なった各寄生容量Ｃａ’，Ｃｂ’は、それぞれ別に両端
子に分散されて接続される。このため、寄生容量は、半
導体容量素子の両方の端子に対して等しい容量となり、
かつ各端子から見た容量は小さくなる。
いた面積を２分割して形成した半導体容量素子は、それ
ぞれの面積が半分になるため、その容量も半分になる。
しかしながら、２個の半導体容量素子が並列に接続され
るため、正規容量Ｃａ，Ｃｂを合計したトータルの容量
は従来のものと変わりがない。また、各寄生容量Ｃ
ａ’，Ｃｂ’も容量が半分になる。この容量が１／２と
なった各寄生容量Ｃａ’，Ｃｂ’は、それぞれ別に両端
子に分散されて接続される。このため、寄生容量は、半
導体容量素子の両方の端子に対して等しい容量となり、
かつ各端子から見た容量は小さくなる。
【００２０】次に、以上説明した半導体容量素子を電圧
制御発振器（ＶＣＯ，Voltage-controlled ossillator)
に適用した例を図４を用いて説明する。図において、Ｑ
１，Ｑ２，Ｑ３，Ｑ４はトランジスタ、Ｑ５，Ｑ６はダ
イオード、Ｖは電圧源、Ｉ１，Ｉ２，Ｉ３，Ｉ４は電流
源、Ｖｃｃは電源、ＧＮＤは接地である。本実施例にお
いては、トランジスタＱ３とＱ４のエミッタの間に、正
規容量Ｃａ，Ｃｂが並列に接続される。一方、寄生容量
Ｃａ’，Ｃｂ’は、Ｃａ’がトランジスタＱ３と接地Ｇ
ＮＤの間に、Ｃｂ’がトランジスタＱ４と接地ＧＮＤの
間に接続される。
制御発振器（ＶＣＯ，Voltage-controlled ossillator)
に適用した例を図４を用いて説明する。図において、Ｑ
１，Ｑ２，Ｑ３，Ｑ４はトランジスタ、Ｑ５，Ｑ６はダ
イオード、Ｖは電圧源、Ｉ１，Ｉ２，Ｉ３，Ｉ４は電流
源、Ｖｃｃは電源、ＧＮＤは接地である。本実施例にお
いては、トランジスタＱ３とＱ４のエミッタの間に、正
規容量Ｃａ，Ｃｂが並列に接続される。一方、寄生容量
Ｃａ’，Ｃｂ’は、Ｃａ’がトランジスタＱ３と接地Ｇ
ＮＤの間に、Ｃｂ’がトランジスタＱ４と接地ＧＮＤの
間に接続される。
【００２１】したがって、本例では、トランジスタＱ
３，Ｑ４に対して正規容量および寄生容量が等しく負荷
されることとなる。このため、両トランジスタＱ３，Ｑ
４の応答速度は等しくなり安定した発振動作が得られ
る。さらに各トランジスタＱ３，Ｑ４に負荷される各寄
生容量は容量が従来の１／２となるため、各トランジス
タＱ３，Ｑ４のドライブ能力を増大させる負担も軽減さ
れる。
３，Ｑ４に対して正規容量および寄生容量が等しく負荷
されることとなる。このため、両トランジスタＱ３，Ｑ
４の応答速度は等しくなり安定した発振動作が得られ
る。さらに各トランジスタＱ３，Ｑ４に負荷される各寄
生容量は容量が従来の１／２となるため、各トランジス
タＱ３，Ｑ４のドライブ能力を増大させる負担も軽減さ
れる。
【００２２】なお、以上の説明における電圧制御発振器
は単一電源であるが、半導体容量素子を適用する発振器
としては、多電源のものであってもよい。これは、以下
の例においても同様である。また、本発明の半導体容量
素子は、以上説明した発振器以外にも、例えば単安定マ
ルチバイブレータのような、１対のトランジスタのエミ
ッタ間に容量を接続する回路に利用しても同様な効果が
得られるものである。
は単一電源であるが、半導体容量素子を適用する発振器
としては、多電源のものであってもよい。これは、以下
の例においても同様である。また、本発明の半導体容量
素子は、以上説明した発振器以外にも、例えば単安定マ
ルチバイブレータのような、１対のトランジスタのエミ
ッタ間に容量を接続する回路に利用しても同様な効果が
得られるものである。
【００２３】〔第２の前提技術〕〕 次に、以上説明した第１の前提技術は、従来１個の半導
体容量素子を形成していた面積を２分割した２個の半導
体容量素子を並列接続して従来と同容量の半導体容量素
子が形成されている。これに対し、第２の前提技術にお
いては、２分割された２個の半導体容量素子を直列接続
する。図５はレイアウトを示す平面図で、絶縁膜、誘電
体層を省略して示しており、図６は等価回路図である。
なお、本例における半導体容量素子の断面は、前記第１
の前提技術の図２に示すものとほぼ同様である。
体容量素子を形成していた面積を２分割した２個の半導
体容量素子を並列接続して従来と同容量の半導体容量素
子が形成されている。これに対し、第２の前提技術にお
いては、２分割された２個の半導体容量素子を直列接続
する。図５はレイアウトを示す平面図で、絶縁膜、誘電
体層を省略して示しており、図６は等価回路図である。
なお、本例における半導体容量素子の断面は、前記第１
の前提技術の図２に示すものとほぼ同様である。
【００２４】本例においても、Ｎ層２，３がＰ型基板１
に２分割して形成される。そして、誘電体層４を挟んだ
Ｎ層２とメタル層５およびＮ層３とメタル層６の間にそ
れぞれ正規容量Ｃａ，Ｃｂが形成される。同時に、Ｐ型
基板１とＮ層２およびＰ型基板１とＮ層３との間の接合
面にもそれぞれ寄生容量Ｃａ’，Ｃｂ’が発生する。
に２分割して形成される。そして、誘電体層４を挟んだ
Ｎ層２とメタル層５およびＮ層３とメタル層６の間にそ
れぞれ正規容量Ｃａ，Ｃｂが形成される。同時に、Ｐ型
基板１とＮ層２およびＰ型基板１とＮ層３との間の接合
面にもそれぞれ寄生容量Ｃａ’，Ｃｂ’が発生する。
【００２５】これら２個の半導体容量素子の、Ｎ層２，
３同士が、誘電体層４と絶縁層７に設けられたコンタク
トホール１５，１６を通してアルミ配線１１により接続
され、メタル層５，６は、絶縁層７に設けられたコンタ
クトホール１７，１８を通してそれぞれ別のアルミ配線
８，１２に接続される。これにより、図６の等価回路に
示すように、２つの正規容量Ｃａ，Ｃｂは直列に接続さ
れる。また、２つの寄生容量Ｃａ’，Ｃｂ’は、直列接
続された正規容量Ｃａ，Ｃｂの中間点に接続される。
３同士が、誘電体層４と絶縁層７に設けられたコンタク
トホール１５，１６を通してアルミ配線１１により接続
され、メタル層５，６は、絶縁層７に設けられたコンタ
クトホール１７，１８を通してそれぞれ別のアルミ配線
８，１２に接続される。これにより、図６の等価回路に
示すように、２つの正規容量Ｃａ，Ｃｂは直列に接続さ
れる。また、２つの寄生容量Ｃａ’，Ｃｂ’は、直列接
続された正規容量Ｃａ，Ｃｂの中間点に接続される。
【００２６】この半導体容量素子は、２分割して形成し
た半導体容量素子が直列に接続されるため、正規容量Ｃ
ａ，Ｃｂを合計した容量は１／４に減少する。また、寄
生容量は、正規容量の中間点に接続されるため、半導体
容量素子の両端子に対して等しい値となる。また、この
例における寄生容量Ｃａ’，Ｃｂ’は、容量値は従来と
変わらないが、各端子に対しては、正規容量Ｃａまたは
Ｃｂを介して接続されているので、各端子から見た容量
は減少したものと同様の効果が得られる。
た半導体容量素子が直列に接続されるため、正規容量Ｃ
ａ，Ｃｂを合計した容量は１／４に減少する。また、寄
生容量は、正規容量の中間点に接続されるため、半導体
容量素子の両端子に対して等しい値となる。また、この
例における寄生容量Ｃａ’，Ｃｂ’は、容量値は従来と
変わらないが、各端子に対しては、正規容量Ｃａまたは
Ｃｂを介して接続されているので、各端子から見た容量
は減少したものと同様の効果が得られる。
【００２７】この第２の前提技術の半導体容量素子を電
圧制御発振器に適用した例を図７に示す。正規容量Ｃ
ａ，Ｃｂは、トランジスタＱ３，Ｑ４のエミッタ間に直
列に接続され、寄生容量Ｃａ’，Ｃｂ’は、正規容量Ｃ
ａ，Ｃｂの中間点と接地ＧＮＤとの間に接続される。こ
の回路においては、発振器の動作中、正規容量Ｃａ，Ｃ
ｂに印加される電圧Ｖｃは、図に示すように、＋ＶBEｖ
から−ＶBEｖの間で変化し、そして寄生容量Ｃａ’，Ｃ
ｂ’が接続される正規容量Ｃａ，Ｃｂの中間点の電位
は、発振器の動作中常に０電位を保つ。したがって、寄
生容量Ｃａ’，Ｃｂ’に印加される電圧は常に０である
から、この回路においては寄生容量の影響は０とするこ
とができる。なお本例の半導体容量素子は、以上説明し
た発振器以外にも、例えば単安定マルチバイブレータの
ような、１対のトランジスタのエミッタ間に容量を接続
する回路に利用しても同様な効果が得られるものであ
る。
圧制御発振器に適用した例を図７に示す。正規容量Ｃ
ａ，Ｃｂは、トランジスタＱ３，Ｑ４のエミッタ間に直
列に接続され、寄生容量Ｃａ’，Ｃｂ’は、正規容量Ｃ
ａ，Ｃｂの中間点と接地ＧＮＤとの間に接続される。こ
の回路においては、発振器の動作中、正規容量Ｃａ，Ｃ
ｂに印加される電圧Ｖｃは、図に示すように、＋ＶBEｖ
から−ＶBEｖの間で変化し、そして寄生容量Ｃａ’，Ｃ
ｂ’が接続される正規容量Ｃａ，Ｃｂの中間点の電位
は、発振器の動作中常に０電位を保つ。したがって、寄
生容量Ｃａ’，Ｃｂ’に印加される電圧は常に０である
から、この回路においては寄生容量の影響は０とするこ
とができる。なお本例の半導体容量素子は、以上説明し
た発振器以外にも、例えば単安定マルチバイブレータの
ような、１対のトランジスタのエミッタ間に容量を接続
する回路に利用しても同様な効果が得られるものであ
る。
【００２８】〔その他の前提技術〕 以上説明した例においては、本発明の半導体容量素子と
従来の単一の半導体容量素子とを比較するため、従来１
個の半導体容量素子を形成していた面積を２分割してこ
れを並列接続または直列接続して半導体容量素子を形成
すると説明をしている。しかしながら、本発明における
半導体容量素子は、従来１個の半導体容量素子を形成し
ていた面積内で形成することに限定されるものではな
く、必要とされる容量に応じて個々の半導体容量素子の
面積を自由に決定することができるものである。
従来の単一の半導体容量素子とを比較するため、従来１
個の半導体容量素子を形成していた面積を２分割してこ
れを並列接続または直列接続して半導体容量素子を形成
すると説明をしている。しかしながら、本発明における
半導体容量素子は、従来１個の半導体容量素子を形成し
ていた面積内で形成することに限定されるものではな
く、必要とされる容量に応じて個々の半導体容量素子の
面積を自由に決定することができるものである。
【００２９】また、以上説明した例においては、２個の
半導体容量素子を直列接続するものとして説明している
が、直列接続される個数をさらに多くすることも可能で
ある。前記第２の前提技術の半導体容量素子をｎ個並列
に接続した例を、図８の回路図と、レイアウトを示す図
９の平面図を用いて説明する。
半導体容量素子を直列接続するものとして説明している
が、直列接続される個数をさらに多くすることも可能で
ある。前記第２の前提技術の半導体容量素子をｎ個並列
に接続した例を、図８の回路図と、レイアウトを示す図
９の平面図を用いて説明する。
【００３０】この例においては、半導体容量素子は任意
の数２ｎ個が形成される。２ｎ個の半導体容量素子はア
ルミ配線１１により２個ずつ接続されて、直列接続され
た正規容量Ｃａ１とＣｂ１，Ｃａ２とＣｂ２....Ｃａｎ
とＣｂｎの組を構成する。寄生容量Ｃ’ａ１とＣ’ｂ
１，Ｃ’ａ１とＣ’ｂ１....Ｃ’ａｎとＣ’ｂｎは、前
記第２の前提技術の説明において述べた理由により各正
規容量の中間点に発生する。
の数２ｎ個が形成される。２ｎ個の半導体容量素子はア
ルミ配線１１により２個ずつ接続されて、直列接続され
た正規容量Ｃａ１とＣｂ１，Ｃａ２とＣｂ２....Ｃａｎ
とＣｂｎの組を構成する。寄生容量Ｃ’ａ１とＣ’ｂ
１，Ｃ’ａ１とＣ’ｂ１....Ｃ’ａｎとＣ’ｂｎは、前
記第２の前提技術の説明において述べた理由により各正
規容量の中間点に発生する。
【００３１】これらの複数の直列接続された半導体容量
素子は、アルミ配線８，１２により並列接続される。本
例によれば、設計段階においてアルミ配線８，１２に接
続される半導体容量素子の数を選択することにより、そ
の容量を調整することができ、さらに製造段階において
も、配線が終了した後に図９に示すように、アルミ配線
８，１２を適当な点例えば点Ａで切断することにより容
量を調整することができる。
素子は、アルミ配線８，１２により並列接続される。本
例によれば、設計段階においてアルミ配線８，１２に接
続される半導体容量素子の数を選択することにより、そ
の容量を調整することができ、さらに製造段階において
も、配線が終了した後に図９に示すように、アルミ配線
８，１２を適当な点例えば点Ａで切断することにより容
量を調整することができる。
【００３２】次に、前記第１の前提技術の半導体容量素
子をｎ個直列に接続した例を、図１０の回路図を用いて
説明する。この例においては、半導体容量素子は任意の
数２ｎ個が形成される。２ｎ個の半導体容量素子は、前
記実施例１において説明したように２個ずつ並列接続さ
れ、正規容量の組Ｃａ１とＣｂ１，Ｃａ２とＣｂ２....
ＣａｎとＣｂｎは全て直列に接続される。寄生容量Ｃ’
ａ１，Ｃ’ｂ１....Ｃ’ａｎ，Ｃ’ｂｎは、それぞれ並
列接続された正規容量の組Ｃａ１とＣｂ１....Ｃａｎと
Ｃｂｎのそれぞれの端子に分散して発生する。この例に
おいても、全半導体容量素子の両端子から見た寄生容量
の容量は等しくなる。
子をｎ個直列に接続した例を、図１０の回路図を用いて
説明する。この例においては、半導体容量素子は任意の
数２ｎ個が形成される。２ｎ個の半導体容量素子は、前
記実施例１において説明したように２個ずつ並列接続さ
れ、正規容量の組Ｃａ１とＣｂ１，Ｃａ２とＣｂ２....
ＣａｎとＣｂｎは全て直列に接続される。寄生容量Ｃ’
ａ１，Ｃ’ｂ１....Ｃ’ａｎ，Ｃ’ｂｎは、それぞれ並
列接続された正規容量の組Ｃａ１とＣｂ１....Ｃａｎと
Ｃｂｎのそれぞれの端子に分散して発生する。この例に
おいても、全半導体容量素子の両端子から見た寄生容量
の容量は等しくなる。
【００３３】〔実施例〕 本発明は、前記各前提技術の半導体容量素子を組み合わ
せて実施する。 この例を図１１，１２の回路図を用いて
説明する。図１１は、前記第２の前提技術の２個の直列
接続した半導体容量素子を直列接続する点で分離し、そ
の間に前記第１の前提技術の並列接続された１組の半導
体容量素子を接続したものを示す。この例によれば、正
規容量Ｃ１，Ｃ２は並列接続され、正規容量Ｃａ，Ｃｂ
の中間点に接続される。この接続関係によれば、寄生容
量Ｃ’ａ，Ｃ’ｂ，Ｃ’１，Ｃ’２は並列接続体と直列
接続体の中間に均等に発生し、全半導体容量素子の両端
子から見た寄生容量の容量は等しくなる。
せて実施する。 この例を図１１，１２の回路図を用いて
説明する。図１１は、前記第２の前提技術の２個の直列
接続した半導体容量素子を直列接続する点で分離し、そ
の間に前記第１の前提技術の並列接続された１組の半導
体容量素子を接続したものを示す。この例によれば、正
規容量Ｃ１，Ｃ２は並列接続され、正規容量Ｃａ，Ｃｂ
の中間点に接続される。この接続関係によれば、寄生容
量Ｃ’ａ，Ｃ’ｂ，Ｃ’１，Ｃ’２は並列接続体と直列
接続体の中間に均等に発生し、全半導体容量素子の両端
子から見た寄生容量の容量は等しくなる。
【００３４】また、図１２は、図１１における中間に接
続される並列接続された半導体容量素子を、さらに複数
並列に接続したものを示す。この例では、前記第１の前
提技術の並列接続された複数組の正規容量Ｃ１とＣ２，
Ｃ３とＣ４....Ｃｎ−１とＣｎが全て並列接続される。
そしてこれらが２個の正規容量Ｃａ，Ｃｂの中間に接続
される。この例においても、寄生容量Ｃ’ａ，Ｃ’ｂ，
Ｃ’１，Ｃ’２....Ｃ’ｎ−１とＣ’ｎは並列接続体と
直列接続体の中間に均等に発生し、全半導体容量素子の
両端子から見た寄生容量の容量は等しくなる。なお、こ
の図１２においては、両端子に対する寄生容量を等しく
するために、ｎを偶数とすることが必要である。
続される並列接続された半導体容量素子を、さらに複数
並列に接続したものを示す。この例では、前記第１の前
提技術の並列接続された複数組の正規容量Ｃ１とＣ２，
Ｃ３とＣ４....Ｃｎ−１とＣｎが全て並列接続される。
そしてこれらが２個の正規容量Ｃａ，Ｃｂの中間に接続
される。この例においても、寄生容量Ｃ’ａ，Ｃ’ｂ，
Ｃ’１，Ｃ’２....Ｃ’ｎ−１とＣ’ｎは並列接続体と
直列接続体の中間に均等に発生し、全半導体容量素子の
両端子から見た寄生容量の容量は等しくなる。なお、こ
の図１２においては、両端子に対する寄生容量を等しく
するために、ｎを偶数とすることが必要である。
【００３５】以上、本発明をＭＯＳ容量に適用した実施
例について説明してきたが、本発明は、ＭＯＳ容量への
適用に限定されるものではない。本発明は、半導体容量
素子の１対の端子間に形成される正規容量に対して、前
記端子の一方の端子に寄生容量が発生する半導体容量素
子半導体容量素子に適用可能なものである。ＭＯＳ容量
以外の半導体容量素子の例としては、例えば前記従来技
術の説明において説明した図１６の接合容量が挙げられ
る。また、半導体容量素子のレイアウトあるいは分割し
た半導体容量素子相互間の接続構成についても、本発明
の特許請求の範囲に記載された範囲内で種々変更可能で
あることは言うまでもない。
例について説明してきたが、本発明は、ＭＯＳ容量への
適用に限定されるものではない。本発明は、半導体容量
素子の１対の端子間に形成される正規容量に対して、前
記端子の一方の端子に寄生容量が発生する半導体容量素
子半導体容量素子に適用可能なものである。ＭＯＳ容量
以外の半導体容量素子の例としては、例えば前記従来技
術の説明において説明した図１６の接合容量が挙げられ
る。また、半導体容量素子のレイアウトあるいは分割し
た半導体容量素子相互間の接続構成についても、本発明
の特許請求の範囲に記載された範囲内で種々変更可能で
あることは言うまでもない。
【００３６】
【発明の効果】以上説明したように、本発明は、半導体
容量素子のいずれの端子側に対しても寄生容量の容量は
等しくなり、そして従来の一方の端子に集中して寄生容
量が接続されていた場合に比べて、両方の端子から見た
寄生容量の値が減少する。
容量素子のいずれの端子側に対しても寄生容量の容量は
等しくなり、そして従来の一方の端子に集中して寄生容
量が接続されていた場合に比べて、両方の端子から見た
寄生容量の値が減少する。
【００３７】したがって、本発明の半導体容量素子は、
寄生容量による悪影響が発生する回路に適用してその影
響を軽減することが可能になる。特に、本発明の半導体
容量素子を差動的に接続された１対のトランジスタに接
続される容量を有する回路、例えば発振器または単安定
マルチバイブレータに適用した場合は、寄生容量による
影響を０とすることができる。このため、トランジスタ
をそのドライブ能力の範囲内で動作させることが可能と
なり、かつ各トランジスタの応答速度を等しくすること
ができることとなる。
寄生容量による悪影響が発生する回路に適用してその影
響を軽減することが可能になる。特に、本発明の半導体
容量素子を差動的に接続された１対のトランジスタに接
続される容量を有する回路、例えば発振器または単安定
マルチバイブレータに適用した場合は、寄生容量による
影響を０とすることができる。このため、トランジスタ
をそのドライブ能力の範囲内で動作させることが可能と
なり、かつ各トランジスタの応答速度を等しくすること
ができることとなる。
【図１】本発明の第１の前提技術における半導体容量素
子のレイアウトを示す平面図。
子のレイアウトを示す平面図。
【図２】図１の断面図。
【図３】図１の等価回路図。
【図４】図１の半導体容量素子を適用した発振器を示す
回路図。
回路図。
【図５】本発明の第２の前提技術における半導体容量素
子のレイアウトを示す平面図。
子のレイアウトを示す平面図。
【図６】図５の等価回路図。
【図７】図５の半導体容量素子を適用した発振器を示す
回路図。
回路図。
【図８】図５の半導体容量素子を複数並列に接続した例
を示す回路図。
を示す回路図。
【図９】図８のレイアウトを示す平面図。
【図１０】図３の半導体容量素子を複数直列に接続した
例を示す回路図。
例を示す回路図。
【図１１】本発明の実施例を示す回路図。
【図１２】図１１に示す回路を変形した例を示す回路
図。
図。
【図１３】従来のＭＯＳ容量の断面図。
【図１４】図１３のレイアウトを示す平面図。
【図１５】図１３の半導体容量素子の等価回路図。
【図１６】従来の接合容量の断面図。
【図１７】従来の半導体容量素子を用いた発振器を示す
回路図。
回路図。
１…Ｐ型基板 ２，３…Ｎ層 ４…誘電体層 ５，６…メタル層 ７…絶縁層 ８，１１，１２…アルミ配線 ９，１０，１３，１４，１５，１６，１７，１８…コン
タクトホール Ｃ…正規容量 Ｃ’…寄生容量 Ｑ１，Ｑ２，Ｑ３，Ｑ４…トランジスタ
タクトホール Ｃ…正規容量 Ｃ’…寄生容量 Ｑ１，Ｑ２，Ｑ３，Ｑ４…トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】 半導体容量素子の１対の端子間に形成さ
れる正規容量に対して、前記端子の一方の端子側に寄生
容量が発生する半導体容量素子において、 前記半導体容量素子を４個形成し、 前記４個の半導体容量素子の内の２個の半導体容量素子
の一方の半導体容量素子の寄生容量を有する端子を他方
の半導体容量素子の寄生容量を有しない端子に接続する
とともに、前記他方の半導体容量素子の寄生容量を有す
る端子を前記一方の半導体容量素子の寄生容量を有しな
い端子に接続することにより、２個の半導体容量素子を
並列接続にし、 前記並列接続された容量の両端に、前記４個の半導体容
量素子の内の他の２個の半導体容量素子の各々の寄生容
量を有する端子を接続したこと、 を特徴とする半導体容量素子。 - 【請求項２】 並列接続される半導体容量素子の並列接
続数を複数にしたことを特徴とする請求項１に記載の半
導体容量素子。 - 【請求項３】 請求項１又は２に記載の半導体容量素子
を、差動的に接続された１対のトランジスタに接続する
容量として利用したことを特徴とする半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4330360A JP2980142B2 (ja) | 1992-12-10 | 1992-12-10 | 半導体容量素子およびこれを用いた回路 |
| US08/098,026 US5406232A (en) | 1992-12-10 | 1993-07-28 | Semiconductor capacitor element and a circuit employing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4330360A JP2980142B2 (ja) | 1992-12-10 | 1992-12-10 | 半導体容量素子およびこれを用いた回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177325A JPH06177325A (ja) | 1994-06-24 |
| JP2980142B2 true JP2980142B2 (ja) | 1999-11-22 |
Family
ID=18231744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4330360A Expired - Lifetime JP2980142B2 (ja) | 1992-12-10 | 1992-12-10 | 半導体容量素子およびこれを用いた回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5406232A (ja) |
| JP (1) | JP2980142B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940707B2 (en) | 2003-07-03 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Differential capacitor, differential antenna element, and differential resonator |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19653192C2 (de) * | 1996-12-19 | 1999-01-07 | Sgs Thomson Microelectronics | Monolithisch integrierte Signalverarbeitungsschaltung |
| US6496053B1 (en) | 1999-10-13 | 2002-12-17 | International Business Machines Corporation | Corrosion insensitive fusible link using capacitance sensing for semiconductor devices |
| WO2003009383A1 (en) * | 2001-07-17 | 2003-01-30 | Nokia Corporation | Capacitor arrangement and method for producing such a capacitor arrangement |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3121671A1 (de) * | 1981-05-30 | 1982-12-16 | Philips Patentverwaltung Gmbh, 2000 Hamburg | "schaltungsanordnung mit einer integrierten halbleiterschaltung" |
| US4878151A (en) * | 1987-04-10 | 1989-10-31 | National Semiconductor Corporation | Anti-parallel capacitor |
| US5124669A (en) * | 1990-09-18 | 1992-06-23 | Silicon Systems, Inc. | One-shot circuit for use in a PLL clock recovery circuit |
-
1992
- 1992-12-10 JP JP4330360A patent/JP2980142B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-28 US US08/098,026 patent/US5406232A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940707B2 (en) | 2003-07-03 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Differential capacitor, differential antenna element, and differential resonator |
Also Published As
| Publication number | Publication date |
|---|---|
| US5406232A (en) | 1995-04-11 |
| JPH06177325A (ja) | 1994-06-24 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990803 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 10 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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