DE3923619A1

DE3923619A1 - Halbleitereinrichtung und verfahren zu deren herstellung

Info

Publication number: DE3923619A1
Application number: DE3923619A
Authority: DE
Inventors: Junichi Mitsuhashi; Shinichi Satoh; Hideki Genjyo; Yoshio Kohno
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-07-19
Filing date: 1989-07-17
Publication date: 1990-01-25
Also published as: KR900002321A; US5093706A; KR930006275B1; JPH0228970A; JPH0727980B2; DE3923619C2

Description

Die Erfindung bezieht sich auf eine Halbleitereinrichtung, und insbesondere auf Schichten mit hohem Widerstand für Halb leiter und auf Herstellungsverfahren für solche Schichten. Die Erfindung kann insbesondere angewandt werden auf dem Feld der Lastwiderstände mit hohem Widerstand in statischen Direktzugriffsspeichern (SRAMs).

Die Erfindung bewirkt bei Anwendung auf einen statischen Direktzugriffsspeicher die am meisten gewünschten Resultate, und die folgende Beschreibung ist auf diesen statischen Di rektzugriffsspeicher gerichtet.

Der statische Direktzugriffsspeicher ist im Stand der Technik bekannt. In Fig. 11A ist die globale Anordnung eines 8 K Wort×8 Bit statischen Direktzugriffsspeichers (im fol genden als SRAM bezeichnet) dargestellt. Fig. 11B zeigt schematisch den Fluß von Daten in dem SRAM von Fig. 11A.

Der in Fig. 11A gezeigte SRAM weist ein Speicherzellenfeld 41 auf, das aus einer Mehrzahl von Speicherzellen 40 zusam mengesetzt ist und welches den Datenspeicherabschnitt dar stellt. Der SRAM weist ebenfalls einen X-Decodierer 42 und einen Y-Decodierer 43, die mit einem X-Adressenpuffer bzw. einem Y-Adressenpuffer verbunden sind, und einen Eingangs- Ausgangs-Schnittstellenabschnitt, der mit den Ausgangspuffern verbundene Leseverstärker aufweist, auf. Die Mehrzahl von Speicherzellen 40 sind an den Schnittpunkten zwischen mit dem X-Decodierer 42 verbundenen Wortleitungen und mit dem Y-Decodierer verbundenen Bitleitungen angeordnet, wodurch das Speicherzellenfeld 41 gebildet wird. Als Reaktion auf von außen angelegte Zeilen- und Spaltenadreßsignale wählt der X-Decodierer 42 und der Y-Decodierer 43 eine Wortleitung bzw. eine Bitleitung aus, und auf eine bestimmte Speicher zelle 40 an dem Schnittpunkt zwischen der ausgewählten Wort leitung und Bitleitung wird zugegriffen.

Genauer gesagt, in dem Adressenpuffer werden ein normales Signal X und ein invertiertes Signal als Reaktion auf das daran angelegte Adreßsignal erzeugt. Nach Empfangen der Signale X und wählt der X-Decodierer 42 eine Zeile von 256 Zeilen der Speicherzellen aus und lädt die mit den Spei cherzellen in der ausgewählten Zeile verbundene Wortleitung auf einen hohen Pegel, während die verbleibenden Wortleitun gen auf einen niedrigen Pegel entladen werden. Als Resultat werden die Speicherzellen 40 in der ausgewählten Zeile akti viert, und die in den aktivierten Speicherzellen gespeicher ten Daten werden an ein Paar von Bitleitungen, bestehend aus einer Bitleitung und einer weiteren Bitleitung, angelegt. Von den 32 Bitleitungs-Paaren in jedem Kanal wird ein Bit leitungs-Paar mit einem Paar aus einer I/O-Leitung und einer -Leitung durch einen Multiplexer verbunden. Die Auswahl in dem Multiplexer wird durch den Y-Decodierer 43 durchge führt. Auf diese Weise werden die gewünschten 8 Bit der Speicherzellen mit der I/O-Leitung verbunden.

Beim Schreiben von Daten werden Eingangsdaten in die ausge wählten Speicherzellen 40 geschrieben. Beim Auslesen von Daten werden die in den ausgewählten Speicherzellen gespei cherten Daten gelesen und durch den Leseverstärker als Aus gangsdaten ausgegeben.

Der Betrieb des Datenschreibens und -lesens wird nun unter Bezugnahme auf Fig. 11B beschrieben. Der Leseverstärker und ein Schreibtreiber sind mit der I/O-Leitung verbunden. Die Daten werden in die Richtung des durchgezogenen Pfeiles wäh rend der Auslesetätigkeit übertragen, während die Daten in die Richtung des gepunkteten Pfeiles während der Schreib tätigkeit übertragen werden. Das Schreibfreigabesignal WE und das Ausgabefreigabesignal OE, die wie Ventile zum Steuern des Datenflusses funktionieren, regulieren die Ausgänge des Worttreibers bzw. des Ausgangspuffers bei einer hohen Impe danz.

In Fig. 12 ist eine Äquivalentschaltung für eine Speicher zelle 40 in dem SRAM von Fig. 11A gezeigt. Die Speicherzelle 40 enthält einen Flip-Flop, der ein Paar von Treibertran sistoren T 1 und T 2 (geeigneterweise N-Kanal-MOSFETs) aufweist, und ein Paar von Lastwiderständen 6 von hohem Widerstandswert. Wie gezeigt sind die Gate- und Drain-Elektrode der Treiber transistoren T 1 und T 2 über Kreuz verbunden, und die Last widerstände 6 sind mit den Drain-Elektroden der Transistoren T 1 und T 2 verbunden. Ebenfalls mit den Drain-Elektroden der Transistoren T 1 und T 2 sind Zugriffstransistoren T 3 und T 4 (vorzugsweise MOSFETs) verbunden. Die Gate-Elektroden der Zugriffstransistoren T 3 und T 4 sind mit den Wortleitungen 33 verbunden. Wenn die Wortleitung 33 ausgewählt wird, werden die in den Treibertransistoren T 1 und T 2 gehaltenen Daten zu der Bitleitung 31 und der weiteren Bitleitung 32 durch die Zugriffstransistoren T 3 und T 4 übertragen.

Wenn im Betrieb die in der Speicherzelle 41 gespeicherten Daten auszulesen sind, wird die Wortleitung 33 durch das Anlegen einer vorbestimmten Spannung aktiviert. Wenn die Wortleitung 33 aktiviert ist, bewirkt sie, daß Spannungen, die den gegenwärtigen Zuständen der Treibertransistoren T 1 und T 2 entsprechen, auf der Bitleitung 31 und der weiteren Bitleitung 32 über die Zugriffstransistoren T 3 und T 4 er scheinen. Wenn Daten in die Speicherzelle einzuschreiben sind, wird die Wortleitung 33 durch das Anlegen einer vorbe stimmten Spannung aktiviert. Unter den aktivierten Bedingun gen werden an die Bitleitung 31 und die weitere Bitleitung 32 die gewünschten Potentiale angelegt, die den zu schrei benden logischen Zuständen entsprechen.

Genauer gesagt, wenn die Zugriffstransistoren T 3 und T 4 durch die Wortleitung 33 eingeschaltet werden, werden die Daten signale auf der Bitleitung 31 und der weiteren Bitleitung 32 in dem aus den Treibertransistoren T 1 und T 2 zusammenge setzten Flip-Flop verriegelt. Damit das verriegelte Daten signal aufrechterhalten wird, ist es notwendig, elektrischen Strom von einer Spannungsversorgung Vcc über die Hochlast widerstände 6 zu dem Flip-Flop zu führen. Zusätzlich sollte die Stromversorgung bei einem möglichen Minimum liegen, damit der Leistungsverbrauch im Wartemodus gering ist. Zum Zweck des Aufrechterhaltens der gespeicherten Daten jedoch muß die Stromversorgung den Leckstrom der Transistoren im abge schalteten Zustand übersteigen.

Es wird jetzt das Verfahren zum Herstellen der in Fig. 12 gezeigten Speicherzelle unter Bezugnahme auf die Fig. 13A bis 13E beschrieben, die wiederum Musterauslegungen für die Speicherzelle in aufeinanderfolgenden Stufen der Her stellung zeigen.

In Fig. 13A wird eine Isolationsoxidschicht 2 selektiv auf der Hauptoberfläche eines P-Typ-Siliziumsubstrates 1 zum Abgrenzen und Trennen von noch zu bildenden aktiven Bereichen 30 gebildet.

In Fig. 13B werden Gate-Elektroden 21 und 22 und eine Wort leitung 33 über den aktiven Bereichen 30 in vorbestimmten Positionen gebildet. Unter Benutzung der Gate-Elektroden 21 und 22 und der Wortleitung 33 als Masken werden N-Typ- Störstellenionen in die aktiven Bereiche 30 zum Erzeugen von N⁺-Diffusionsgebieten 3 implantiert.

Als nächster Schritt wird, wie in Fig. 13C gezeigt ist, eine Polysiliziumschicht 5 von niedrigem Widerstand abgeschieden. Die Polysiliziumschicht 5 hat einen Kontakt 9 a zwischen der Gate-Elektrode 21 und dem N⁺-Diffusionsgebiet 3, einen Kon takt 8 b mit dem N⁺-Diffusionsgebiet 3 und einen Kontakt 9 c zwischen der Gate-Elektrode 22 und dem N⁺-Diffusionsgebiet 3. Die Polysiliziumschicht 5 von niedrigem Widerstand enthält ebenfalls Polysiliziumbereiche 61 und 62 von hohem Wider stand, die oberhalb der Gate-Elektrode 21 und 22 angeordnet sind.

In Fig. 13D wird eine Aluminiumverbindung auf der Schicht 5 von niedrigem Widerstand gebildet, und sie wird mit der Schicht 5 durch einen darin gebildeten Kontakt 9 d verbunden.

Schließlich werden, wie in Fig. 13E gezeigt ist, Kontakte 9 f und 9 e in den N⁺-Diffusionsgebieten gemacht, die die Zu griffstransistoren T 3 und T 4 bilden. Eine Aluminiumverbindung wird vorgesehen und verbindet die Bitleitung 31 und die wei tere Bitleitung 32 durch die Kontakte 9 f und 9 e, wodurch die Speicherzelle fertiggestellt ist.

Fig. 14 zeigt einen Teilschnitt der Speicherzelle, der ent lang der Linie XIII-XIII von Fig. 13D genommen ist. In Fig. 14 ist die Fabrikation des Hochlastwiderstandes 6 erklärt, der zum Erhalten der in dem Flip-Flop verriegelten Daten vorgesehen ist, der aus den Treibertransistoren T 1 und T 2 besteht.

Wie bereits im Zusammenhang mit Fig. 13C diskutiert ist, weisen die Bereiche 61 und 62 von hohem Widerstand eine Poly siliziumschicht von hohem Widerstand auf. Es wird angemerkt, daß die Polysiliziumbereiche von hohem Widerstand normaler weise einen Widerstandswert in der Größenordnung von mehreren TΩ haben. Eine Isolationsoxidschicht 2 wird zuerst auf dem P-Typ-Siliziumsubstrat 1 abgeschieden. Die Gate-Elektroden der Zugriffstransistoren T 3 und T 4 und Treibertransistoren T 1 und T 2, welche in der Figur als Wortleitung 33 dargestellt und repräsentiert werden, werden dann auf dem Siliziumsub strat gebildet, wobei eine Gateoxidschicht 4 zwischen den Wortleitungen 33 und dem Substrat 1 zwischengefügt wird. Darauffolgend werden N-Typ-Störstellenionen, wie Phosphor ionen und Arsenionen, in das P-Typ-Siliziumsubstrat 1 zum Vorsehen der N⁺-Diffusionsgebiete 3 implantiert.

Darauf wird undotiertes Polysilizium abgeschieden und elek trisch mit den N⁺-Diffusionsgebieten 3 mit Hilfe der direkten Kontakttechnik verbunden. Das abgeschiedene Polysilizium wird zweimal mit Phosphorionen verschiedener Dosierungen dotiert, wodurch eine Polysiliziumschicht 5 niedrigen Wider standes und eine Polysiliziumschicht 61 hohen Widerstandes gebildet wird. Anders gesagt, der Betrag der implantierten Ionen in der Polysiliziumschicht 61 hohen Widerstandes ist geringer als der in der Polysiliziumschicht 5 niedrigen Widerstandes. Die große Menge von in die Polysiliziumschicht 5 niedrigen Widerstandes implantierten Ionen werden in das P-Typ-Siliziumsubstrat 1 durch eine spätere thermische Be handlung diffundiert, wodurch N⁺-Diffusionsgebiete 3 von hoher Konzentration erzeugt werden.

Schließlich wird eine Isolierschicht 7 gebildet, auf der eine Aluminiumverbindung 8 abgeschieden wird, die in Ver bindung mit der Polysiliziumschicht 5 niedrigen Widerstandes durch den Kontakt 9 d stehen soll. Wenn es gewollt ist, die Polysiliziumschicht niedrigen Widerstandes als Versorgungs leitung Vcc zu benutzen, kann die Aluminiumverbindung wegge lassen werden. Auf diese Weise wird der Bereich hohen Wider standes erzeugt.

In Fig. 14 fließt der an die Aluminiumverbindung 8, die als Versorgungsleitung Vcc dient, angelegte Strom durch die Poly siliziumschicht 5 niedrigen Widerstandes und die Polysili ziumschicht 61 hohen Widerstandes und durch den direkten Kontakt zu den N⁺-Diffusionsgebieten 3. Der Stromfluß setzt sich fort zu der Masse durch die Kanalbereiche der leitenden Treibertransistoren T 1 und T 2.

Der SRAM vom Typ hohen Lastwiderstandes enthält den Last widerstand, der in der oben beschriebenen Weise gebildet ist. Der Lastwiderstand zeigt einen maximalen Widerstandswert in Abhängigkeit von der Phosphorionenimplantation und hat einen Flächenwiderstand in der Größenordnung von einigen Hundert MΩ. Damit ein ausreichend hoher Widerstandswert erzielt wird, sollte die Polysiliziumschicht das größtmög liche Längen-zu-Breiten-Verhältnis haben. Dies ist jedoch unbedingt ein störender Faktor, der gegen eine größere Kom ponentendichte und gegen die Miniaturisierung des SRAM arbeitet.

Da ebenfalls der Lastwiderstand aus der Polysiliziumschicht gemacht ist und in Verbindung mit dem Bereich des direkten Kontaktes zu dem diffundierten Störstellenbereich steht, ist es immer möglich, daß Störstellen von dem Siliziumsub strat in den Polysiliziumlastwiderstand diffundieren und/oder daß Sauerstoffatome in das Polysilizium während des Herstel lungsprozesses eindringen, wodurch der Widerstandswert der Polysiliziumschicht von hohem Widerstand wesentlich abnimmt.

Eine Passivierungsschicht wird über der obersten Schicht der aktiven Schichten auf dem Halbleitersubstrat als ein Oberflächenschutz gegen die Umwelt zur Benutzung für eine lange Zeit gebildet. Die Passivierungsschicht ist aus Plasma siliziumnitrid (P-SiN) gemacht. Das Plasmasiliziumnitrid enthält viele Wasserstoffatome. Somit dringen die Wasser stoffatome in die Polysiliziumschicht sowohl während des Herstellungsverfahrens der Passivierungsschicht als auch eine lange Zeit während der Benutzung der Halbleitereinrich tung. Das Eindringen der Wasserstoffatome senkt den Wider standswert der Polysiliziumschicht von hohem Widerstand.

Siliziumoxid- und/oder Siliziumnitridschichten zur Trennung aktiver Schichten werden über der Polysiliziumschicht unter der Passivierungsschicht gebildet. Die Trennschichten werden gebildet unter Benutzung von SiH₄ oder SiH₂Cl₂ als Produktgas für das chemische Dampfabscheiden (CVD). Zum Beispiel wird Wasserstoffgas bei dem Herstellungsverfahren von Silizium oxid- und/oder Siliziumnitridschichten, wie in den folgenden Formeln gezeigt ist, gebildet:

SiH₄+O₂→SiO₂+2H₂
3SiH₄+4NH₃→Si₃N₄+12H₂

Das erzeugte Wasserstoffgas dringt in die Polysiliziumschicht ein. Daher verringert das Eindringen der Wasserstoffatome den Widerstandswert der Polysiliziumschicht hohen Wider standes.

Für einen Versuch zum Vorsehen eines kleineren SRAM vom Hochlastwiderstandstyp ist es vorgeschlagen, einen Lastwider stand zu benutzen, der aus seinem isolierenden Material ge macht ist, siehe japanische Offenlegungsschrift 62-1 95 170. Eine Halbleitereinrichtung, die einen solchen Lastwiderstand enthält, ist in teilweisem Schnitt in Fig. 15 gezeigt.

Wie gezeigt ist, ist ein elektrischer Strompfad, der ein N⁺-Störstellengebiet 3 und eine Aluminiumverbindung 8 auf weist, senkrecht in Bezug auf die Hauptoberfläche des P-Typ- Siliziumsubstrates 1 vorgesehen. In den elektrischen Pfad ist ein Lastwiderstand in der Form einer isolierenden Oxid schicht 65 aus Übergangsmetall, wie Fe₂O₃, NiO, CoO, TiO₂ eingefügt. Eine Siliziumoxidschicht 71 und eine dazwischen liegende isolierende Schicht 7 sind zwischen der Metalloxid schicht 65 und dem P-Typ-Siliziumsubstrat 1 vorgesehen. Die Siliziumoxidschicht 71 wird durch thermische Oxidation her gestellt, und die zwischenliegende isolierende Schicht 7 wird durch das CVD-Verfahren hergestellt.

Wie oben ausgeführt ist, ist die Oxidschicht des Übergangs metalles für den Lasttransistor hohen Widerstandes verwandt. Die Oxidschicht des Übergangsmetalles tendiert dazu, das Halbleitersubstrat während der Herstellung der Halbleiter einrichtung zu verschmutzen. Da der Lasttransistor eine ein zelne Oxidschicht aufweist, erhöht sich zusätzlich der Leck strom an der Verbindung des Halbleitersubstrates, woraus ein höherer Leistungsverbrauch während der Wartezeit resul tiert. Der Grund liegt in der Tatsache einer mechanischen Spannung, die lokal in der Oxidschicht des Übergangsmetalles verbleibt. Die Oxidschicht des Übergangsmetalles kann eine verbleibende mechanische Spannung innerhalb der Schicht ent halten, die durch den Unterschied des thermischen Ausdeh nungkoeffizienten der Oxidschicht des Übergangsmetalles und der des Siliziumsubstrates während des Herstellungsprozesses verursacht wird. Die mechanische Spannung kann einen Einfluß auf die N⁺-Störstellendiffusionsgebiete haben. Der Einfluß bewirkt die Zunahme des Leckstromes an der Verbindung bzw. der Übergangsschicht in dem Halbleitersubstrat. Die einzelne Oxidschichtanordnung des Lastwiderstandes macht es schwierig, jeden Widerstand zu einem gewünschten Wert zu steuern.

Es ist daher Aufgabe der Erfindung, eine Halbleitereinrich tung zu schaffen, die eine Schicht hohen Widerstandes auf weist, deren Widerstand leicht auf einen gewünschten, ins besondere hohen Wert gesteuert werden kann. Insbesondere soll eine möglichst geringe Fläche auf dem Halbleitersubstrat bedeckt werden, diese Schicht hohen Widerstandes soll nicht negativ durch die Diffusion oder durch das Eindringen von Störstellen dahinein gestört werden. Weiterhin soll ein SRAM geschaffen werden, der einen Lastwiderstand mit einem hohen Widerstandswert aufweist und geeignet für die SRAM-Tätigkeit ist und eine hohe Integration ermöglicht. Es soll ein Her stellungsverfahren für Schichten hohen Widerstandes für Halb leitereinrichtungen geschaffen werden, insbesondere soll ein Herstellungsverfahren für Lastwiderstände hohen Wider standes für integrierte SRAM-Schaltungseinrichtungen geschaf fen werden.

Die erfindungsgemäße Halbleitereinrichtung weist eine Wider standsschicht auf. Es sind ein Halbleitersubstrat, ein Halb leitergebiet, eine leitende Schicht und eine Schicht hohen Widerstandes vorgesehen. Das Halbleitersubstrat ist von einem ersten Leitungstypsubstrat und hat eine Hauptoberfläche. Das Halbleitergebiet ist ein Gebiet vom zweiten Leitungstyp und ist auf der Hauptoberfläche des Halbleitersubstrates vorgesehen. Die leitende Schicht ist über dem Halbleiter gebiet vorgesehen. Die Schicht hohen Widerstandes ist zwi schen der leitenden Schicht und dem Halbleitergebiet vorge sehen, sie weist eine Oxidschicht und eine Nitridschicht auf, die übereinandergeschichtet sind.

In einer bevorzugten Ausführungsform der Erfindung besteht die Schicht hohen Widerstandes aus einer Doppelschichtstruk tur, die eine auf der Seite des Halbleitersubstrates gebil dete Oxidschicht und eine auf der Seite der leitenden Schicht gebildete Nitridschicht aufweist. Als Alternative weist die Schicht hohen Widerstandes eine benachbart zu dem Halbleiter substrat gebildete Nitridschicht und eine benachbart zu der leitenden Schicht gebildete Oxidschicht auf. Bevorzugt ist, daß die Schicht hohen Widerstandes von einer dreifach ge schichteten Struktur ist, die ein Paar von Oxidschichten und eine dazwischen angeordnete Nitridschicht aufweist. Die Oxidschicht kann eine Siliziumoxidschicht und die Nitrid schicht kann eine Siliziumnitridschicht aufweisen. Die Lei tungsschicht kann eine auf der Schicht hohen Widerstandes gebildete Polysiliziumschicht aufweisen.

Gemäß einer bevorzugten Ausführungsform enthält die Halb leitereinrichtung mit der Schicht hohen Widerstandes einen statischen Direktzugriffsspeicher. Feldeffekttransistoren, die teilweise durch die Schicht hohen Widerstandes gebildet sind, und ein Halbleitergebiet sind in einer Speicherzelle vom Flip-Flop-Typ enthalten.

In dem erfindungsgemäßen Verfahren zum Herstellen der Halb leitereinrichtung mit einer Schicht hohen Widerstandes wird ein Substrat des ersten Leitungstypes vorbereitet. Ein Halb leitergebiet des zweiten Leitungstypes wird auf der Haupt oberfläche des Halbleitersubstrates vorgesehen. Auf dem Halb leitergebiet wird eine Schicht hohen Widerstandes gebildet, die eine übereinandergeschichtete Oxidschicht und eine Nitridschicht aufweist. Eine Leitungsschicht wird auf der Schicht hohen Widerstandes positioniert.

Wenn der Strom an die Hochwiderstandsstruktur der Oxid- und Nitridschichten angelegt wird, die zwischen der leitenden Schicht und dem Halbleitergebiet eingeschlossen sind, fließt ein kleiner Tunnelstrom in der kombinierten Nitrid-Oxid- Schicht. Für den Strom ist es schwer, durch die Oxidschicht zu fließen, während es relativ einfacher für den Strom ist, durch die Nitridschicht zu fließen. Folglich kann der Wider standswert der Schicht hohen Widerstandes, die aus Nitrid- und Oxidschichten besteht, leicht gesteuert werden, indem die Dicke der Oxid- und Nitridschichten eingestellt wird. Weiterhin sind die Oxid- und Nitridschichten für die Schicht hohen Widerstandes aus einem Oxid und Nitrid von Silizium gemacht, das zum Bilden des Halbleitersubstrates benutzt wird. Es ist vorteilhaft, daß sowohl die Oxid- als auch Nitridschicht nicht das Halbleitersubstrat verunreinigen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1A-1E teilweise Draufsichten der Musteranordnung für eine Speicherzelle in einem SRAM mit einer Schicht hohen Widerstandes gemäß einer Ausführungsform der Erfindung bei aufeinan derfolgenden Schritten der Herstellung;

Fig. 2A-2G Querschnittsansichten der Speicherzelle ent lang der Linie II-II von Fig. 1D bei ver schiedenen Stufen eines Herstellungsverfah rens;

Fig. 3A-3E Querschnittsansichten der Speicherzelle ent lang der Linie II-II von Fig. 1D bei ver schiedenen Schritten in einem anderen Her stellungsverfahren;

Fig. 4-6 Querschnittsansichten von SRAMs mit einer Schicht hohen Widerstandes gemäß anderer Ausführungsformen der Erfindung;

Fig. 7A und 7B grafische Darstellungen der Wirksamkeits eigenschaften der Schicht hohen Widerstandes in dem erfindungsgemäßen SRAM;

Fig. 8A und 8B grafische Darstellungen zum Vergleich der Wirksamkeitseigenschaften einer einzelnen Oxidschichtstruktur;

Fig. 9 eine grafische Darstellung zum Vergleich der Wirksamkeitseigenschaft einer einzelnen Nitridschichtstruktur;

Fig. 10A, 10B und 10C grafische Darstellungen der Verhältnisse zwischen Strom/Widerstand und SiO₂-Dicke, Si₃N₄-Dicke bzw. SiO₂/Si₃N₄-Effektivdicke;

Fig. 11A ein Blockschaltbild einer Gesamtanordnung eines SRAM;

Fig. 11B ein Flußdiagramm für den Datenfluß in dem SRAM von Fig. 11A;

Fig. 12 ein Äquivalentschaltbild einer Speicherzelle in einem SRAM vom Hochlastwiderstandstyp;

Fig. 13A-13E Teildraufsichten der Musteranordnungen für eine Speicherzelle in einem SRAM vom Hoch lastwiderstandstyp bei verschiedenen Stufen der Herstellung;

Fig. 14 eine Querschnittsansicht entlang der Linie XIII-XIII von Fig. 13D und

Fig. 15 eine Teilschnittansicht einer Halbleiterein richtung mit einer Schicht hohen Wider standes.

In den Fig. 1A bis 1E sind die Musteranordnungen (pattern layouts) bei aufeinanderfolgenden Stufen der Herstellung für eine Speicherzelle in einer Halbleitereinrichtung ge zeigt, die eine Schicht hohen Widerstandes aufweist und er findungsgemäß als ein SRAM vom Typ des hohen Lastwiderstandes ausgeführt ist.

In Fig. 1A ist gezeigt, daß eine Isolationsoxidschicht 2 selektiv mit einem gewünschten Muster auf der Hauptoberfläche eines P-Typ-Siliziumsubstrates 1 mit Hilfe der thermischen Oxidationstechnik gebildet wird, um noch zu bildende aktive Bereiche 30 abzugrenzen und zu trennen.

Wie in Fig. 1B gezeigt ist, werden Gate-Elektroden 21 und 22 und eine Wortleitung 33 aus Polysilizium über den vorbe stimmten Flächen der aktiven Bereiche 30 gebildet. Dann wer den unter der Benutzung der Gate-Elektroden 21 und 22 und der Wortleitung 33 als Masken N-Typ-Störstellenionen, wie Phosphorionen und Arsenionen, in das P-Typ-Siliziumsubstrat 1 implantiert, wodurch N⁺-Diffusionsgebiete 3 in den aktiven Bereichen 30 erzeugt werden.

In Fig. 1C ist gezeigt, daß Gebiete hohen Widerstandes 63 und 64, die übereinandergeschichtete Oxid- und Nitridschich ten aufweisen, über den N⁺-Diffusionsgebieten 3 in einem gewünschten Muster und in direktem Kontakt damit abgeschieden werden. Polysiliziumschichten 51 und 52 niedrigen Widerstan des werden auf den Gebieten 63 und 64 hohen Widerstandes gebildet und haben Kontaktabschnitte in Kontakt mit den Ge bieten 63 und 64 hohen Widerstandes. Die Polysiliziumschich ten 51 und 52 niedrigen Widerstandes haben einen Kontakt 9 a zwischen der Gate-Elektrode 21 und dem N⁺-Diffusionsgebiet 3, einen Kontakt 9 b zu dem N⁺-Diffusionsgebiet 3 und einen Kontakt 9 c zwischen der Gate-Elektrode 22 und dem N⁺-Diffu sionsgebiet 3.

Danach wird, wie in Fig. 1D gezeigt ist, eine Aluminiumver bindung 8, die als Versorgungsleitung Vcc dient, vorgesehen, um die Polysiliziumschichten 51 und 52 niedrigen Widerstan des zu verbinden.

Schließlich werden, wie in Fig. 1E gezeigt ist, eine Bit leitung 31 und eine weitere Bitleitung 32 aus Aluminium in Verbindung mit dem N⁺-Diffusionsgebiet 3 gebildet, die die Zugriffstransistoren T 3 und T 4 durch ihre entsprechenden Kontakte zu 9 f und 9 e darstellen. Dieses beendet eine Spei cherzelle 40 des SRAM vom hohen Lastwiderstandstyp.

Unter Bezugnahme auf die Fig. 2A bis 2G wird jetzt das Verfahren zum Herstellen des SRAMs vom Hochlastwiderstandstyp gemäß der Erfindung beschrieben.

Wie in Fig. 2A gezeigt ist, wird eine dicke Isolationsoxid schicht 2 zum Trennen der Einrichtung auf einem P-Typ-Sili ziumsubstrat 1 mit Hilfe der lokalen Oxidation oder der LOCOS-Technik gebildet. Dann wird selektiv eine Gateoxid schicht 4 unter Benutzung der thermischen Oxidationstechnik abgeschieden. Die Polysiliziumschicht wird über die Gateoxid schicht 4 geschichtet und so bemustert, daß eine Wortleitung 33 gebildet wird, die das Gate des Zugriffstransistors auf weist. Danach werden N-Typ-Störstellen, wie Phosphorionen und Arsenionen, in das P-Typ-Siliziumsubstrat 1 in die Rich tung des Pfeiles A (in Fig. 2B) implantiert zum Erzeugen eines N⁺-Diffusionsgebietes 3.

Wie in Fig. 2C gezeigt ist, wird eine Siliziumnitridschicht 630 a über der gesamten Oberfläche des Substrates durch chemisches Dampfabscheiden bei niedrigem Druck (LPCVD) abge schieden, worauf eine thermische Oxidation derselben bei Temperaturen zwischen 850 und 950°C folgt. Dieses thermische Oxidationsverfahren hinterläßt eine Siliziumoxidschicht 630 b über der Siliziumnitridschicht 630 a. Eine Polysiliziumschicht 510 niedrigen Widerstandes wird dann über der gesamten Sili ziumoxidschicht 630 b durch die LPCVD-Technik abgeschieden, wie in Fig. 2D gezeigt ist.

Wie aus Fig. 2E hervorgeht, werden nach Bemustern der Poly siliziumschicht 510 niedrigen Widerstandes zum Belassen einer Polysiliziumschicht 51 niedrigen Widerstandes die Silizium nitridschicht 630 a und die Siliziumoxidschicht 630 b geätzt unter Benutzung der Polysiliziumschicht 51 niedrigen Wider standes als Maske, wodurch eine Siliziumnitridschicht 63 a und eine Siliziumoxidschicht 63 b des gewünschten Musters gebildet werden, die als Schichten hohen Widerstandes dienen. Wie in Fig. 2F gezeigt ist, wird eine isolierende Schicht 7 über der gesamten Oberfläche des Substrates abgeschieden. Ein Loch wird in der isolierenden Schicht an einer Stelle oberhalb der Polysiliziumschicht 51 niedrigen Widerstandes gemacht. Eine Aluminiumverbindung 8 wird auf der isolierenden Schicht zum Verbinden mit der Polysiliziumschicht 51 niedri gen Widerstandes durch das in der isolierenden Schicht ge machte Loch gebildet. Eine Passivierungsschicht bedeckt das gesamte Substrat in einem letzten Schritt.

Das Funktionieren der Lastwiderstandsstruktur, die die Kom bination der Siliziumoxidschicht 63 b und der Siliziumnitrid schicht 63 a aufweist, wird jetzt unter Bezugnahme auf die Fig. 2G beschrieben. Strom durch die als Versorgungsleitung Vcc dienende Aluminiumverbindung 8 fließt durch die Poly siliziumschicht 51 niedrigen Widerstandes und durch die Last widerstandsstruktur, die durch die vertikal angeordnete Siliziumoxidschicht 63 b und die Siliziumnitridschicht 63 a gebildet ist, zu dem N⁺-Störstellendiffusionsgebiet 3. Von dem N⁺-Diffusionsgebiet 3 fließt der Strom zur Masse durch den Kanalbereich der Treibertransistoren. Dieser Stromfluß ist tätig zum Halten der Daten, die durch den Flip-Flop ver riegelt sind, der aus den Treibertransistoren T 1 und T 2 in dem SRAM gebildet ist. Die Doppelschicht der Hochlastwider standsstruktur gemäß der Erfindung ermöglicht es, daß ein kleinerer Betrag des Stromes dadurch fließt aufgrund des Tunnelstromes, der durch die Oxidschicht fließt, und des Poole-Frenkel-Stromes, der durch die Nitridschicht fließt.

Wenn ein starkes elektrisches Feld in der Oxidschicht angelegt ist, gehen Ladungsträger aufgrund des Tunneleffektes durch die Oxidschicht. Der Tunnelstrom ist im wesentlichen unter teilt in den "Fowler-Nordheim-Tunnelstrom" und den "direkten Tunnelstrom", in Abhängigkeit der Dicke der isolierenden Schicht, wie etwa die Siliziumoxidschicht. Wenn ein starkes elektrisches Feld an die Oxidschicht angelegt ist, wird der Abstand von der Untergrenze des Leitungsbandes im Silizium zu dem Leitungsband der Oxidschicht kleiner, und ein Tunnel strom fließt durch die Energiebarriere, die wie ein Dreieck geformt ist. Dieser Tunnelstrom wird "Fowler-Nordheim-Tunnel strom" genannt. Wenn die Dicke der Oxidschicht andererseits kleiner ist, wird der Tunnelstrom, der durch die Oxidschicht fließt, "direkter Tunnelstrom" genannt. Falls die Dicke der Siliziumoxidschicht kleiner als 50Å ist, fließt der direkte Tunnelstrom durch die Oxidschicht. Falls die Dicke der Sili ziumoxidschicht größer als 50Å ist, fließt der Fowler- Nordheim-Tunnelstrom durch die Oxidschicht.

In isolierenden Schichten, wie einer Siliziumnitridschicht (Si₃N₄) gefangene Elektronen werden thermisch in das Lei tungsband mit Hilfe des elektrischen Feldes angeregt. In diesem Fall wird der durch die isolierende Schicht fließende Strom "Poole-Frenkel-Strom" genannt.

Ein anderes Verfahren zum Herstellen der Halbleitereinrich tung mit einer Schicht hohen Widerstandes, wie sie in einem SRAM vom Hochlastwiderstandstyp verkörpert ist, wird unter Bezugnahme auf die Fig. 3A bis 3E beschrieben. Wie in Fig. 3A gezeigt ist, werden eine isolierende Oxidschicht 2, eine Gateoxidschicht 4 und eine Wortleitung 33 auf ähn liche Weise gebildet, wie es im Zusammenhang mit Fig. 2A diskutiert worden ist. In Fig. 3B ist eine Siliziumnitrid schicht 630 a gezeigt, die durch chemisches Dampfabscheiden bei niedrigem Druck abgeschieden ist. Die Siliziumnitrid schicht 630 a wird thermisch oxidiert zum Bilden einer Sili ziumoxidschicht 630 b. Als nächstes werden die Siliziumnitrid schicht 630 a und die Siliziumoxidschicht 630 b in vorbestimm ten Mustern weggeätzt zum Darstellen eines gewünschten Mu sters einer Siliziumnitridschicht 63 a und einer Siliziumoxid schicht 63 b, die zusammen eine Schicht hohen Widerstandes einer Doppelschichtstruktur bilden.

In Fig. 3C ist gezeigt, daß unter Benutzung der kombinierten Struktur der Siliziumnitridschicht 63 a und Siliziumoxid schicht 63 b und der Wortleitung 33 als Masken Arsenionen und Phosphorionen in das P-Typ-Siliziumsubstrat 1 zum Erzeu gen eines N⁺-Diffusionsgebietes 3 implantiert werden. Danach werden, wie in Fig. 3D und 3E gezeigt ist, eine isolierende Schicht 7 und eine Aluminiumverbindung 8 auf der Silizium oxidschicht 63 b gebildet, indem ähnliche Verfahren verwandt werden wie bei den Schritten der Fig. 2F und 2G.

Die so gebildete Schicht hohen Widerstandes aus der Silizium nitridschicht 63 a und der Siliziumoxidschicht 63 b, wie sie in Fig. 3E gezeigt sind, ist nicht über dem elektrischen N⁺-Diffusionsgebiet 3 angeordnet. Sie erzeugt jedoch ähnliche Resultate wie die durch die in Fig. 2G gezeigte Schicht hohen Widerstandes erzeugten.

In der Anordnung von Fig. 3E ist die Siliziumoxidschicht 63 b in direktem Kontakt mit der Aluminiumverbindung 8. Eine Polysiliziumschicht 51 niedrigen Widerstandes kann jedoch mit denselben Vorteilen auf der Oxidschicht 63 b gebildet werden, mit der die Aluminiumverbindung 8 verbunden ist (Fig. 4).

In der in den Fig. 2G und 3E gezeigten Anordnung der Schicht hohen Widerstandes liegt die Siliziumoxidschicht 63 b auf der Siliziumnitridschicht 63 a. Es kann jedoch eine umgekehrte Doppelschichtanordnung, wie sie in Fig. 5 gezeigt ist, bei der die Siliziumnitridschicht 63 a auf der Silizium oxidschicht 63 b liegt, angewandt werden, wobei im wesentli chen die gleichen Vorteile erzielt werden.

In den vorhergehenden Ausführungsformen wurde beschrieben, daß die Schicht hohen Widerstandes eine Doppelschichtstruktur aufweist, die eine Siliziumnitridschicht und eine Silizium oxidschicht enthält. Die Schicht hohen Widerstandes kann jedoch auch auf drei Schichten gebildet werden, wie in Fig. 6 gezeigt ist: eine Siliziumoxidschicht 63 b; eine Silizium nitridschicht 63 a und eine Siliziumoxidschicht 63 b. Kurz gesagt, die erfindungsgemäße Schicht hohen Widerstandes sollte mindestens eine Oxidschicht und eine Nitridschicht enthalten, die übereinandergeschichtet sind, wobei verschie dene relative Anordnungen und Kombinationen möglich sind.

In Fig. 7A ist die Strom-Spannungs-Kennlinie der Schicht hohen Widerstandes gezeigt, die die Siliziumnitridschicht und die Siliziumoxidschicht entsprechend der Erfindung enthält. Die Schicht hohen Widerstandes hat eine stromdurchflossene Fläche von 10µm×10µm. Die Nitridschicht in der Struktur hohen Widerstandes hat eine Dicke von 200Å, während die Oxid schicht eine Dicke von 25Å hat. Wie in den Figuren gesehen werden kann, fließt bei einer angelegten Spannung V _G (oder Versorgungsspannung) von 5 V ein Strom durch die Schicht hohen Widerstandes in der Größenordnung von 10^-11 A. Der Widerstandswert der Doppelschichtstruktur hängt von der Dicke der Oxidschicht über der Nitridschicht ab.

Fig. 7B zeigt, wie der Widerstand der Doppelschichtstruktur von der Dicke der Oxidschicht abhängt. Die Doppelschicht widerstandsstruktur weist eine stromdurchflossene Fläche von 1µm×1µm auf. Die Nitridschicht hat eine Dicke von 200Å. Die an die Schichtstruktur angelegte Spannung V _G be trägt 5 V. Es ist aus Fig. 7B ersichtlich, daß ein stabiler hoher Widerstand erzielt wird, indem die Dicke der Oxid schicht gesteuert wird, die über der Nitridschicht liegt. Es sei zum Beispiel angenommen, daß die geschichtete Hoch widerstandsstruktur eine stromdurchflossene Fläche von 1 µm², die Nitridschicht eine Dicke von 200Å und die Oxid schicht eine Dicke von 10Å aufweist, dann zeigt die Hoch widerstandsstruktur einen Widerstand von 50 TΩ bei einer angelegten Spannung von 5 V.

Wenn die Doppelschichthochwiderstandsstruktur der Erfindung in dem SRAM eingesetzt ist, kann die Hochwiderstandsstruktur elektrischen Strom größer als der Leckstrom an dem P-N-Über gang der Treibertransistoren durchlassen. Somit gibt es einen maximalen erlaubten Widerstandswert für die Doppelschicht hochwiderstandsstruktur. Wenn zum Beispiel 10 000 Transisto ren, wie sie jetzt auf dem Markt erhältlich sind, parallel geschaltet sind, beträgt der gesamte Leckstrom etwa 10^-9 A bei einer angelegten Spannung von 5 V. Der Leckstrom für den individuellen Transistor beträgt ungefähr 10^-13 A. Hier aus folgt, daß die Hochwiderstandsstruktur, wie sie in jeder Speicherzelle des SRAM vorgesehen ist, einen elektrischen Strom von mehr als 10^-13 A tragen sollte. Es wird abge schätzt, daß der maximale erlaubte Widerstandswert für eine Hochwiderstandsstruktur 5×10¹³ Ω oder 50 TΩ (bei einer an gelegten Spannung von 5 V) beträgt. Der minimale erlaubte Widerstandswert für eine Hochwiderstandsstruktur wird durch den Ruhestrom der Halbleitereinrichtung begrenzt. Zum Bei spiel beträgt der Ruhestrom für die individuelle Einrichtung ungefähr 10^-6 A bei einer angelegten Spannung von 3 V. Es wird abgeschätzt, daß der minimale erlaubte Widerstandswert für die eine Hochwiderstandsstruktur ungefähr 1×10¹³ Ω oder 1 TΩ (in einem 4-M-Bit-SRAM) beträgt. Daher reicht der Bereich des gewünschten Widerstandswertes von 1×10¹³ bis 5×10¹³ Ω. Wie aus Fig. 7B ersichtlich ist, sollte zum Realisieren dieses Widerstandswertes die Doppelschichthoch widerstandsstruktur eine Fläche von 1µm² haben und eine Nitridschicht von 200Å Dicke und eine Oxidschicht von weni ger als 15Å Dicke aufweisen.

Für Vergleichszwecke wird Bezug genommen auf eine Wider standsstruktur, die aus einer einzelnen Siliziumoxidschicht gebildet ist. Fig. 8A zeigt eine Strom-Spannungs-Kennlinie einer Oxidschicht mit einer Dicke von 18Å. Es wird bemerkt, daß die einzelne Oxidschicht eine stromdurchflossene Fläche von 10µm×10µm aufweist. Wie gezeigt ist, fließt kein nennenswerter Strom durch die Oxidschicht bei der angelegten Spannung von 2-3 V, nur der Fowler-Nordheim-Tunnelstrom fließt bei dieser Spannung.

In Fig. 8B ist die Strom-Spannungs-Kennlinie für die Oxid schicht mit einer Dicke von 20-40Å gezeigt. Die Oxid schicht hat eine stromdurchflossene Fläche von 0,05 mm . Wie in Fig. 8B gesehen werden kann, fließt ein großer Strom durch die Oxidschicht bei der angelegten Spannung von 2-3 V. Bei einer stromdurchflossenen Fläche von 10µm×10µm be trägt der Strom ein Fünfhundertstel von dem in Fig. 8B gezeigten. Er ist immer noch groß. Der in Fig. 8B aufge tragene Stromfluß ist ist der direkte Tunnelstrom.

Die einzelne Oxidschichtstruktur zeigt einen exzessiv hohen Widerstand über eine Dicke von 50Å (Fig. 8A) auf, und bei einer Dicke von weniger als 50Å läßt sie zuviel Strom durch, als daß sie als Schicht hohen Widerstandes dienen kann (Fig. 8B).

Für Vergleichszwecke wird Bezug genommen auf eine einzelne Siliziumnitridschichtstruktur. Fig. 9 zeigt die Strom- Spannungs-Kennlinie der Nitridschicht mit einer Dicke von 80Å. Die stromdurchflossene Fläche für diese Nitridschicht beträgt 5µm×5µm. Wie aus der Figur ersichtlich ist, fließt mehr als 10^-10 A Strom durch die Nitridschicht bei einer angelegten Spannung V _G von ungefähr 5 V. Dies zeigt an, daß der Leckstrom für die einzelne Nitridschicht größer als der des Transistors ist. Falls er Strom durch eine Fläche von 10µm×10µm fließt, ist der Stromfluß viermal so groß wie der in Fig. 9 gezeigte. Im Vergleich mit dem Stromfluß durch die übereinandergeschichtete Nitrid-Oxidschichtstruktur der Erfindung, wie sie in Fig. 7A gezeigt ist, erlaubt die einzelne Nitridschichtstruktur einen höheren Stromfluß. Die Benutzung der einzelnen Nitridschicht in der Speicherzelle resultiert in einem erhöhten Stromverbrauch. Die Widerstands struktur, die nur aus einer einzelnen Siliziumnitridschicht gebildet ist, kann nicht für eine längere Zeitdauer in einer zuverlässigen Wirkungsweise gehalten werden wegen der Gegen wart von Fallen und Zwischenschichtenergieniveaus. Das heißt, der Widerstandswert ändert sich mit der Zeit.

Wie oben ausgeführt worden ist, ist bei dem Versuch, nur eine einzelne Siliziumoxidschicht oder eine einzelne Sili ziumnitridschicht als Hochwiderstandsstruktur zu benutzen, es schwierig, den Widerstandswert durch Einstellen der Dicke der Schicht zu steuern. Es ist ebenfalls schwierig, eine Hochwiderstandsstruktur zu entwerfen, die einen Strom dadurch ermöglicht, der größer als der Leckstrom in dem Transistor, aber klein genug ist, um den Stromverbrauch zu einem Minimum zu verringern.

Die Fig. 10A, 10B und 10C zeigen die Leitungseigenschaften durch eine einzelne SiO₂-Schicht, eine einzelne Si₃N₄-Schicht und eine SiO₂/Si₃N₄-Doppelschicht. Wie in Fig. 10A gezeigt ist, ist es schwierig, den Widerstandswert einer SiO₂-Schicht innerhalb des gewünschten Widerstandswertes (1×10¹³ bis 5×10¹³ Ω) durch Einstellen der Dicke der Schicht zu steuern. Es ist ebenfalls schwierig, den gewünschten hohen Widerstandswert durch Benutzen einer Si₃N₄-Schicht zu er reichen, wie in Fig. 10B gezeigt ist. Wie in Fig. 10C gezeigt ist, kann der Widerstandswert einer SiO₂/Si₃N₄-Doppelschicht leicht innerhalb des Bereiches des gewünschten Widerstands wertes durch Einstellen der SiO₂-Dicke basierend auf einer Si₃N₄-Dicke von 200Å gesteuert werden. "SiO₂/Si₃N₄ effektive Dicke" zeigt die in die SiO₂-Dicke konvertierte Dicke, die die gleiche Kapazität wie die der SiO₂/Si₃N₄-Doppelschicht hat.

Wie aus der vorhergehenden Beschreibung entnommen werden kann, macht die Hochwiderstandsstruktur der kombinierten Oxid-Nitridschicht es möglich, jeden Widerstand bei einem gewünschten Wert durch Steuern der Dicke einzustellen. Der Strompfad in der erfindungsgemäßen Schicht hohen Widerstandes ist so gebildet, daß er sich vertikal in Bezug auf das Sub strat erstreckt anstatt sich horizontal zu erstrecken, dies trägt dazu bei, die Halbleitereinrichtung kleiner zu machen. Zusätzlich sind die Nitrid- und Oxidschicht für die doppelte Schicht einer Hochwiderstandsstruktur leicht aus Silizium verbindungen zu bilden, und sie verunreinigen nicht das Sub strat. Kurz gesagt, erfindungsgemäß ist eine Halbleiterein richtung vorgesehen, die eine stabile Hochwiderstandsstruktur aufweist, die einen gewünschten hohen Widerstand auf einer kleinen Fläche erzeugt, und deren hoher Widerstand nicht durch Diffusion und Eindringen von äußeren Störstellen dahinein verschlechtert wird. Ein SRAM von hoher Dichte und hohem Lastwiderstand ist eine vorteilhafte Anwendung der Erfindung.

Claims

1. Halbleitereinrichtung mit

- einem Halbleitersubstrat (1) eines ersten Leitungstypes mit einer Hauptoberfläche;
- einem Halbleitergebiet (3) eines zweiten Leitungstypes, das auf der Hauptoberfläche des Halbleitersubstrates (1) gebildet ist;
- einer leitenden Schicht (8, 51), die auf dem Halbleiter gebiet (3) gebildet ist;

gekennzeichnet durch

- eine Schicht (63) hohen Widerstandes, die eine übereinan dergeschichtete Oxidschicht (63 b) und Nitridschicht (63 a), die zwischen der leitenden Schicht (8, 51) und dem Halblei terbereich (3) angeordnet sind, aufweist.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht (63) hohen Wider standes eine Doppelschichtstruktur aufweist aus einer Oxid schicht (63 b), die benachbart zu dem Halbleitersubstrat (1) gebildet ist,und einer Nitridschicht (63 a), die benachbart zu der leitenden Schicht (8, 51) gebildet ist.

3. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht (63) hohen Wider standes eine Doppelschichtstruktur aufweist aus einer Nitrid schicht (63 a), die benachbart zu dem Halbleitersubstrat (1) gebildet ist, und einer Oxidschicht (63 b), die benachbart zu der leitenden Schicht (8, 51) gebildet ist.

4. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht (63) hohen Wider standes eine Dreifachschichtstruktur eines Paares von Oxid schichten (63 b) und einer Nitridschicht (63 a) aufweist, wobei die Nitridschicht (63 a) zwischen den beiden Oxidschichten (63 b) des Paares von Oxidschichten eingeschlossen ist.

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Oxidschicht (63 b) eine Sili ziumoxidschicht aufweist.

6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Nitridschicht (63 a) eine Siliziumnitridschicht aufweist.

7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die leitende Schicht (8, 51) eine Polysiliziumschicht (51) aufweist, die auf der Schicht (63) hohen Widerstandes gebildet ist.

8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Schicht (63) hohen Wider standes eine Dicke derart aufweist, daß ein Widerstandswert geringer als 5×10¹³ Ω vorgesehen wird.

9. Halbleitereinrichtung nach einem der Ansprüche 1 bis 8, gekennzeichnet durch ein Halbleiterelement, das mit der Schicht (63) hohen Widerstandes auf der Hauptoberfläche des Halbleitersubstrates (1) verbunden ist.

10. Halbleitereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das Halbleiterelement das Halb leitergebiet (3) aufweist.

11. Halbleitereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das Halbleitergebiet (3) einen Teil einer Feldeffekteinrichtung aufweist.

12. Halbleitereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Feldeffekteinrichtung eine isolierte Gate-Elektrode (33) und eine erste und eine zweite Elektrode aufweist, die in einem Abstand voneinander auf der Hauptoberfläche des Halbleitersubstrates (1) unter der isolierten Gate-Elektrode (33) vorgesehen sind, und daß das Halbleitergebiet (3) die erste und zweite Elektrode bildet.

13. Halbleitereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Schicht (63) hohen Wider standes und die Feldeffekteinrichtung eine Datenspeicherein richtung vom Flip-Flop-Typ aufweisen.

14. Halbleitereinrichtung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß sie einen statischen Direktzu griffsspeicher aufweist.

15. Verfahren zum Herstellen einer Halbleitereinrichtung mit einer Schicht hohen Widerstandes mit:

- Bilden eines Halbleitergebietes (3) eines zweiten Leitungs types auf einer Hauptoberfläche eines Halbleitersubstrates (1) eines ersten Leitungstypes;
- Bilden einer Schicht (63) hohen Widerstandes auf dem Halb leitergebiet (3), wobei die Schicht (63) hohen Widerstandes eine Oxidschicht (63 b) und eine Nitridschicht (63 a) auf weist, die übereinandergeschichtet sind; und
- Bilden einer leitenden Schicht (8, 51) auf der Schicht (63) hohen Widerstandes.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das Bilden der leitenden Schicht (8, 51) aufweist:

- Bilden einer ersten leitenden Schicht (51) auf der Schicht (63) hohen Widerstandes und
- Bilden einer zweiten leitenden Schicht (8) auf der ersten leitenden Schicht (51).

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß das Bilden der ersten leitenden Schicht (51) Bilden einer Polysiliziumschicht aufweist.

18. Verfahren zum Herstellen einer Halbleitereinrichtung mit einer Schicht hohen Widerstandes mit:

- Bilden auf einer Hauptoberfläche eines Halbleitersubstrates (1) eines ersten Leitungstypes einer Schicht (63) hohen Widerstandes, die übereinandergeschichtet eine Oxidschicht (63 b) und eine Nitridschicht (63 a) aufweist;
- Bilden eines Halbleitergebietes (3) eines zweiten Leitungs types in enger Nachbarschaft zu der Schicht (63) hohen Widerstandes auf der Hauptoberfläche des Halbleitersubstra tes (1) und
- Bilden einer leitenden Schicht (8, 51) auf der Schicht (63) hohen Widerstandes.

19. Verfahren nach einem der Ansprüche 15-18, gekennzeichnet durch Bilden eines Halbleiterelementes auf der Hauptoberfläche des Halbleitersubstrates (1) und verbunden mit der Schicht (63) hohen Widerstandes.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß das Bilden des Halbleiterele mentes Bilden des Halbleitergebietes (3) aufweist.

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß das Bilden des Halbleitergebietes (3) Bilden eines Teiles eines Feldeffektelementes aufweist.

22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß das Bilden des Feldeffektelemen tes und das Bilden der Schicht (63) hohen Widerstandes Bilden einer Datenspeichereinrichtung vom Flip-Flop-Typ aufweisen.

23. Statischer Direktzugriffsspeicher (SRAM) mit:

einem Halbleitersubstrat (1) eines ersten Leitungstypes mit einer Hauptoberfläche;
- Wortleitungen (33) und Bitleitungspaare (31, 32), die einander auf der Hauptoberfläche des Substrates (1) schnei den, wobei Speicherzellen (40) an den Schnittpunkten der Wortleitungen (33) und der Bitleitungen (31, 32) gebildet sind;
- wobei jede Speicherzelle (40)
ein Paar von Feldeffekttransistoren (T 1, T 2), die auf dem Halbleitersubstrat (1) gebildet sind und Gate-Elektroden (21, 22) und Draingebiete (3) enthalten, die miteinander ber Kreuz verbunden sind, wobei deren Draingebiete (3) jeweils über einen Lastwiderstand (63, 64) mit einem Span nungsquellenanschluß zum Bilden eines Flip-Flops verbunden sind,
und ein Paar von Zugriffstransistoren (T 3, T 4), die durch eine Wortleitung (33) zum Verbinden der Speicherzelle (40) mit einem Bitleitungspaar (31, 32) gesteuert sind, aufweist;

dadurch gekennzeichnet,

- daß der Lastwiderstand (63, 64) eine Oxidschicht (63 b) und eine Nitridschicht (63 a) aufweist, die übereinander geschichtet sind und entsprechende Dicken so ausgewählt aufweisen, daß ein Gesamtwiderstand des Widerstandes inner halb des Bereiches von 1×10¹³ bis 5×10¹³ Ohm erzielt wird.

24. SRAM nach Anspruch 23, dadurch gekennzeichnet, daß der Lastwiderstand (63, 64) eine Dreifachstruktur aus einer Oxidschicht (63 b), einer Nitrid schicht (63 a) und einer Oxidschicht (63 b) aufweist.